CN104242942B - 带比较器失调校正的六位异步逐次逼近模数转换器 - Google Patents

Abstract

本发明公开了一种带比较器失调校正的六位异步逐次逼近模数转换器，包括：采样保持电路，对外部输入信号进行采样；数模转换器，产生基准电压；选通开关；比较器模块，其第一级比较器子模块根据选通开关输出的采样值和对应的基准电压生成第一级比较器输出数据，第二级比较器子模块根据控制信号、选通开关输出的对应的基准电压和采样值生成第二级比较器输出数据；输出数据译码模块用于对第一级比较器输出数据和第二级比较器输出数据进行译码，得到第一级输出数据和第二级输出数据；异步数字控制逻辑电路，根据第一级比较器输出数据生成控制信号。本发明的模数转换器可提高转换速度，并对比较器进行失调校正，可实现良好的性能。

Description

带比较器失调校正的六位异步逐次逼近模数转换器

技术领域

本发明涉及集成电路技术领域，特别涉及一种带比较器失调校正的六位异步逐次逼近模数转换器。

背景技术

随着工艺的进步，集成电路的特征尺寸越来越小，对模拟电路的设计带来了很大挑战，但对数字电路的性能提高却大有裨益。对比于不同结构的模数转换器，逐次逼近模数转换器主要由数字模块组成，因此更适合工艺迁移，这也使得其在无线传感网的射频前端接收机等要求高速低功耗的领域应用广泛。

高速逐次逼近模数转换器的一种实现方式是基于电容型数模转换器的异步逐次逼近模数转换器，该结构中一次完整转换的时间包括：采样保持电路的采样时间、电容型数模转换器电荷重分配的时间、比较器的比较时间以及数字控制逻辑的时间。

高速逐次逼近模数转换器的另一种实现方式是基于电阻型数模转换器的异步逐次逼近模数转换器，在该方案中，通过将电阻型数模转换器产生的基准电压传输给比较器的输入端，节省了电容型数模转换器电荷重分配的时间，进而减小了整体转换时间，提高转换速度。而为了进一步提高速度，一种有效的办法就是对基于电阻型数模转换器的异步逐次逼近模数转换器进行改进，增加每级输出数据位数；而此时，一级需要多个比较器，而同级不同比较器之间的失调会对电路性能有很大影响，因此需要对比较器进行校正。

发明内容

本发明旨在至少在一定程度上解决上述相关技术中的技术问题之一。

为此，本发明的目的在于提出一种带比较器失调校正的六位异步逐次逼近模数转换器，其通过每级输出多比特位数，提高转换速度，另外，对比较器进行失调校正，可实现良好的性能。

为达到上述目的，本发明的实施例提出了一种带比较器失调校正的六位异步逐次逼近模数转换器，包括：采样保持电路，所述采样保持电路用于对外部输入信号进行采样，并输出所述外部输入信号的采样值；数模转换器，所述数模转换器用于产生基准电压；选通开关，所述选通开关分别与所述采样保持电路和所述数模转换器相连，以在校正阶段和数据转换阶段对所述采样值和所述基准电压进行选通；比较器模块，所述比较器模块包括第一级比较器子模块和第二级比较器子模块，所述第一级比较器子模块用于根据所述选通开关输出的采样值和对应的基准电压生成第一级比较器输出数据，所述第二级比较器子模块用于根据控制信号、所述选通开关输出的对应的基准电压和所述采样值生成第二级比较器输出数据；输出数据译码模块，所述输出数据译码模块与所述比较器模块相连，用于对所述第一级比较器输出数据和第二级比较器输出数据进行译码，以得到第一级输出数据和第二级输出数据；以及异步数字控制逻辑电路，所述异步数字控制逻辑电路用于根据所述第一级比较器输出数据生成所述控制信号。

根据本发明实施例提出的带比较器失调校正的六位异步逐次逼近模数转换器，通过对外部输入信号进行采样，并输出外部输入信号的采样值，从而根据采样值和对应的基准电压生成第一级输出数据，并且根据由第一级比较器输出数据生成的控制信号、对应的基准电压和采样值生成第二级输出数据。换言之，该转换器通过增加每级输出数据位数，从而减小转换时间，提高转换速度；另外，其通过对每级的比较器进行失调校正，保证在提高转换速度的同时，实现良好的性能。

另外，根据本发明上述实施例的带比较器失调校正的六位异步逐次逼近模数转换器还可以具有如下附加的技术特征：

进一步地，在本发明的一个实施例中，所述输出数据译码模块包括第一输出模块和第二输出模块，所述第一输出模块设置在所述异步数字控制逻辑电路和所述第一级比较器子模块的输出端之间，所述第二输出模块与所述第二级比较器子模块的输出端相连。

进一步地，在本发明的一个实施例中，所述第一级比较器子模块和第二级比较器子模块均可以包括7个比较器。

进一步地，在本发明的一个实施例中，所述比较器可以为带失调校准的四端动态比较器。

进一步地，在本发明的一个实施例中，所述数模转换器可以为电阻型数模转换器。

进一步地，在本发明的一个实施例中，所述第一级比较器子模块由第一级时钟信号触发，所述第二级比较器子模块由第二级时钟信号触发。

进一步地，在本发明的一个实施例中，所述第一级时钟信号优先于所述第二级时钟信号。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为根据本发明一个实施例的带比较器失调校正的六位异步逐次逼近模数转换器的结构示意图；以及

图2为根据本发明一个实施例的带失调校准的全对称四端动态比较器的原理示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下面参照附图描述根据本发明实施例提出的带比较器失调校正的六位异步逐次逼近模数转换器。参照图1所示，该模数转换器包括：采样保持电路100、数模转换器200、选通开关300、比较器模块500、异步数字控制逻辑电路600和输出数据译码模块700。

其中，采样保持电路100用于对外部输入信号进行采样，并输出外部输入信号的采样值。数模转换器200用于产生基准电压。选通开关300分别与采样保持电路100和数模转换器200相连，在校正阶段和数据转换阶段对采样值和基准电压进行选通。比较器模块500包括第一级比较器子模块510和第二级比较器子模块520，第一级比较器子模块510用于根据选通开关300输出的采样值和对应的基准电压生成第一级比较器输出数据，第二级比较器子模块520用于根据控制信号、选通开关300输出的对应的基准电压和采样值生成第二级比较器输出数据。异步数字控制逻辑电路600用于根据第一级比较器输出数据生成控制信号。输出数据译码模块700与比较器模块500相连，用于对第一级比较器输出数据和第二级比较器输出数据进行译码，以得到第一级输出数据和第二级输出数据。本发明实施例的模数转换器通过增加每级输出的数据位数，从而提高转换速度。

进一步地，在本发明的一个实施例中，参照图1所示，第一级比较器子模块510由第一级时钟信号触发，第二级比较器子模块520由第二级时钟信号触发。其中，在本发明的一个实施例中，第一级时钟信号优先于第二级时钟信号。

进一步地，在本发明的一个实施例中，参照图1所示，上述的输出数据译码模块700包括第一输出模块710和第二输出模块720。具体地，第一输出模块710设置在异步数字控制逻辑电路600和第一级比较器子模块510的输出端之间，第二输出模块720与第二级比较器子模块520的输出端相连，输出数据译码模块700的第一输出模块710和第二输出模块720分别用于输出第一级输出数据和第二级输出数据。

其中，在本发明的一个实施例中，参照图1所示，第一级比较器子模块510和第二级比较器子模块520均可以包括7个比较器。需要说明的是，本发明实施例提出的比较器个数并不限定于此数值的情况，比较器的具体个数可以根据实际应用情况进行调整。

优选地，在本发明的一个实施例中，比较器可以为四端动态比较器。其中，在本发明的实施例中，本发明实施例通过每级输出三位数据和四端动态比较器的使用，实现高速、低功耗的设计。

优选地，在本发明的一个实施例中，如图1所示，数模转换器200例如包括电阻阵列800，电阻阵列800可以为电阻型数模转换器。在本发明的实施例中，本发明实施例通过使用电阻型数模转换器，节省了电容型数模转换器电荷重分配的时间，进而减小了整体的转换时间，提高转换速度。

作为具体地示例，参照图1所示，该带比较器失调校正的六位异步逐次逼近模数转换器，主要包括以下几个部分：采样保持电路，带失调校准的动态比较器，电阻型数模转换器，开关选择网络，异步数字控制逻辑，输出数据译码电路，以及用来选通电平的选通开关。其中，V_sig是外部输入信号，V_IN’是输入信号的采样值，V_IN是V_IN’经过选通开关后连接到比较器输入端的输入信号；

V_CM是采样保持电容的共模电平，V_CM,COMP是比较器失调校正的共模电平；

V_REFi’是电阻型数模转换器输出的基准电压，V_REFi是V_REFi’经过选通开关后连接到比较器输入端的基准电压；CLK1^st和CLK2^nd是每级的时钟信号，O_1i和O_2i是每级比较器的输出信号，Di是输出数据，Ai是第二级基准电压开关选择网络的控制信号。

具体地说，本发明实施例的模数转换器通过两级实现，一级包含七个比较器，产生三位的输出数据，如第一级三位输出数据和第二级三位输出数据。在模数转换器进行正常工作之前，先进行比较器失调的校正工作。校正阶段，开关SC2和SC4闭合，开关SC3和SC5断开，比较器的输入端连接失调校正的共模电平V_CM,COMP，每级的比较器进行失调校正；开关SC1根据采样时钟，周期性闭合断开，由于开关SC3断开，所以开关SC1的关断对校正阶段无影响。校正结束后，比较器失调被消除，开关SC2和SC4断开，开关SC3和SC5闭合；开关SC1在每个时钟周期的采样阶段闭合，数据转换阶段断开。在数据转换阶段，首先第一级的时钟信号CLK1^st有效，比较器的输入端连接输入信号的采样值和第一级的基准电压。根据二进制搜索算法，第一级七个比较器的基准电压应分别为3/4、1/2、1/4、0、-1/4、-1/2、-3/4倍的(V_REFP-V_REFN)。第一级比较结束后，比较结果O_1i一方面通过输出数据译码电路产生高三位输出数据D5、D4、D3；另一方面通过异步数字控制逻辑电路，产生下一级比较器的时钟信号CLK2^nd和下一级基准电压开关选择网络的控制信号Ai。根据第一级的比较结果，决定第二级的基准电压，进行第二级比较，其比较结果O_2i通过输出数据译码电路，产生低三位输出数据D2、D1、D0。

进一步地，在本发明的一个实施例中，参照图2所示，图2为根据本发明一个实施例的采用带失调校正的全对称四端动态电压比较器的原理示意图。其中，CLK是比较器的时钟信号，V_IN1、V_IN2、V_REF1、V_REF2是比较器输入信号，OUTP’和OUTN’是比较器的输出信号；RESET是失调校正电路的复位信号，CALC是失调校正电路的使能信号。当CLK为低电平时，比较器处于复位状态，晶体管M9、M10、M11、M12导通，节点XP和XN置为高电平，因此晶体管M21和M22导通，节点G和H置为低电平；晶体管M13和M14导通，比较器输出信号OUTP’和OUTN’为低电平。而当CLK为低电平时，电平检测电路工作，若节点E和F不是低电平，电平检测电路输出高电平，晶体管M3和M4导通，节点E和F置为低电平，此时电平检测电路关断。电平检测电路在比较器复位阶段的使用既可以消除比较器中浮空节点，卸放寄生电荷、提高转换速度，又避免了长时间导通对节点XP和XN电平的影响。当CLK为高电平时，电平检测电路关断，晶体管M1和M2导通，比较器对输入信号进行比较。对于失调校正电路，在比较器失调校正阶段，开关S1、S2、S3、S4断开，开关S5、S6、S7、S8闭合，比较器输入端连接失调校正的共模电平V_CMM。当RESET为高电平时，校正电路处于复位状态，晶体管M23和M24导通，失调校正反馈节点VCALN和VCALP置为低电平，保证可调电容C1和C2初始状态相同。这里可调电容是通过将NMOS晶体管的源极和漏极短接形成，其中源极和漏极的短接端接比较器输出信号OUTP’/OUTN’，栅极接失调校正反馈节点VCALP/VCALN。当RESET为低电平，失调校正电路复位结束，校正使能信号CALC为高电平，失调校正电路开始工作，在每个周期比较器时钟信号CLK为高电平的时间内进行校正。举例分析，在比较器失调校正阶段，比较器输入端连接失调校正的共模电平V_CM。如果由于工艺偏差引起的比较器失调导致比较器输出信号OUTP’为低电平，OUTN’为高电平，此时经过反相器I1和I2后，OUTN为高电平，OUTP为低电平。与非门(NAND3)输出高电平，触发失调校正控制电路，节点I和J为高电平，节点K和L为低电平。晶体管M25和M28导通，晶体管M26和M27截止。反馈节点VCALN通过电流源I_CP1充电，电压升高；反馈节点VCALP通过I_CP4放电，由于VCALP在复位阶段被置为低电平，所以此时仍保持低电平。VCALN电压升高，导致可调电容C2电容值增大，比较器输出端OUTN’的负载电荷增大，降低其被拉到高电平的速度。在每个比较时钟周期，反馈节点VCALN的电压逐渐升高，OUTN’端的负载电荷逐渐增加。当OUTN’增加的负载电荷能够抵消比较器失调引起的影响时，比较器输出端OUTN’在高低电平之间交替切换，校正过程结束，使能信号CALC为低电平，晶体管M25、M26、M27、M28全部关断，电容C3和C4保持失调校正反馈节点的电压值。在失调校正过程结束后，开关S1、S2、S3、S4闭合，开关S5、S6、S7、S8断开，比较器输入端连接需要比较的输入信号。通过比较器失调校正电路，消除由于工艺偏差导致的晶体管不匹配及阈值电压偏差等因素对电路性能的影响，提高比较器的精度。而校正电路在校正完成后即关断，所以不会对比较器的速度有影响，也对模数转换器的转换速率没有影响。

综上所述，本发明上述实施例的带比较器失调校正的六位异步逐次逼近模数转换器，电路共分为两级，每级采用七个比较器，输出三位数据。首先，对各级比较器进行失调校正，校正结束后，模数转换器进入正常的数据转换阶段。在提高转换速度的同时，消除同级比较器间失调对精度的影响，保证电路性能。本发明中以带比较器失调校正的六位异步逐次逼近模数转换器为基础，分析设计的优越性。但需要理解的是，本发明的实施例并不局限于六位设计精度，对于不同精度的模数转换器，可根据精度合理分配每级输出数据位数，并对各级比较器进行失调校正，实现速度和性能的最优。

根据本发明实施例提出的带比较器失调校正的六位异步逐次逼近模数转换器，通过对外部输入信号进行采样，并输出外部输入信号的采样值，从而根据采样值和对应的基准电压生成第一级输出数据，并且根据由第一级比较器输出数据生成的控制信号、对应的基准电压和采样值生成第二级输出数据。换言之，该转换器通过增加每级输出数据位数，从而减小转换时间，提高转换速度；另外，其通过对每级的比较器进行失调校正，保证在提高转换速度的同时，实现良好的性能。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (5)

1.一种带比较器失调校正的六位异步逐次逼近模数转换器，其特征在于，包括：

采样保持电路，所述采样保持电路用于对外部输入信号进行采样，并输出所述外部输入信号的采样值；

数模转换器，所述数模转换器用于产生基准电压；

选通开关，所述选通开关分别与所述采样保持电路和所述数模转换器相连，在校正阶段和数据转换阶段对所述采样值和所述基准电压进行选通；

比较器模块，所述比较器模块包括第一级比较器子模块和第二级比较器子模块，所述第一级比较器子模块用于根据所述选通开关输出的采样值和对应的基准电压生成第一级比较器输出数据，所述第二级比较器子模块用于根据控制信号、所述选通开关输出的对应的基准电压和所述采样值生成第二级比较器输出数据，所述第一级比较器子模块由第一级时钟信号触发，所述第二级比较器子模块由第二级时钟信号触发，且所述第一级时钟信号优先于所述第二级时钟信号；

输出数据译码模块，所述输出数据译码模块与所述比较器模块相连，用于对所述第一级比较器输出数据和第二级比较器输出数据进行译码，以得到第一级输出数据和第二级输出数据；以及

异步数字控制逻辑电路，所述异步数字控制逻辑电路用于根据所述第一级比较器输出数据生成所述控制信号。

2.根据权利要求1所述的六位异步逐次逼近模数转换器，其特征在于，所述输出数据译码模块包括第一输出模块和第二输出模块，所述第一输出模块设置在所述异步数字控制逻辑电路和所述第一级比较器子模块的输出端之间，所述第二输出模块与所述第二级比较器子模块的输出端相连。

3.根据权利要求1所述的六位异步逐次逼近模数转换器，其特征在于，所述第一级比较器子模块和第二级比较器子模块均包括7个比较器。

4.根据权利要求3所述的六位异步逐次逼近模数转换器，其特征在于，所述比较器为带失调校准的四端动态比较器。

5.根据权利要求1所述的六位异步逐次逼近模数转换器，其特征在于，所述数模转换器为电阻型数模转换器。