CN108631777A - 一种适用于低功耗模数转换器的时序控制电路 - Google Patents

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张建波
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Abstract

一种适用于低功耗模数转换器的时序控制电路，包括，判断逻辑单元、置位控制逻辑单元、动态锁存比较器，所述判断逻辑单元，其接收所述动态锁存比较器输出的比较输出信号，判断其是否有效，并将判断结果输出到所述置位控制逻辑单元；所述置位控制逻辑单元，其根据判断逻辑单元的判断结果，从高位到低位的依次置位，将采样信号输出到SAR‑ADC的电容阵列和开关逻辑阵列；所述动态锁存比较器，其接收时钟信号，将比较输出信号输出到所述判断逻辑单元。本发明的时序控制电路，在采样的同时完成一次比较，节省开关动态功耗。同时，电容上电压切换幅度的降低，极大地降低了动态功耗的消耗。

Description

一种适用于低功耗模数转换器的时序控制电路
技术领域
本发明属于集成电路设计领域，尤其涉及一种适用于低功耗模数转换器的时序控制电路。
背景技术
近年来，可穿戴设备的发展成为驱动集成电路技术进步的重要推动力。典型的可穿戴系统包括低功耗线性稳压器、低功耗振荡器、低功耗模数转换器，低功耗数字模块等等。其中模数转换器是连接模拟和数字系统的桥梁，它的性能直接影响了整体系统的线性度、功耗、带宽等关键技术指标。
相较于其他模数转换器的架构，逐次逼近型模数转换器不需要线性增益模块，更适合深亚微米工艺的演进路线，目前成为业界的研究热点。低功耗的逐次逼近型模数转换器通常采用降低供电电压方式进而获取低功耗的目的，SAR-ADC中的电容阵列电容量较大，电容的充放电是系统耗电的另一重要方面。
发明内容
为了解决现有技术中存在的不足，本发明提出了一种适用于低功耗模数转换器的时序控制电路，减少开关次数以及减少电容能量转移过程，从而达到了较少动态能量消耗，从而实现低功耗的SAR-ADC。
本发明提供了一种适用于低功耗模数转换器的时序控制电路，包括，判断逻辑单元、置位控制逻辑单元、动态锁存比较器，其中，
所述判断逻辑单元，其接收所述动态锁存比较器输出的比较输出信号，判断其是否有效，并将判断结果输出到所述置位控制逻辑单元；
所述置位控制逻辑单元，其根据判断逻辑单元的判断结果，从高位到低位的依次置位，将采样信号输出到SAR-ADC的电容阵列和开关逻辑阵列；
所述动态锁存比较器，其接收时钟信号，将比较输出信号输出到所述判断逻辑单元。
进一步地，所述置位控制逻辑单元的每位置位的同时，所述动态锁存比较器都进行比较，判断采样结束时刻，并将比较输出信号输出到所述判断逻辑单元。
进一步地，所述控制逻辑单元，包括多个寄存器，以及采样发生器，其控制逻辑采用同步结构；当SAMPLE为高电平时，开关导通，低电平时，开关关闭。
进一步地，所述控制逻辑单元，在在采样阶段，第九寄存器置1，第一至第八寄存器清0；每当下一次时钟信号有低电平转高电平时，寄存器中“1”右移，同时产生输出信号为所述动态锁存动态锁存比较器输出寄存提供时序，保存比较结果。
进一步地，所述动态锁存比较器，包括，第一至第四NMOS管、第一至第三PMOS管，以及与非门，其中，
所述第一、第四NMOS管的栅极分别与CLK_COMP信号相连接；
所述第一至第四NMOS管；的源极接地；
所述第一、第二NMOS管的漏极、第一PMOS管的漏极，以及所述第三NMOS管的栅极相连接；
所述第三、第四NMOS管的漏极、第二PMOS管的漏极，以及所述第二NMOS管的栅极相连接；
所述第一PMOS管的栅极与VINP相连接；所述第二PMOS管的栅极与VINN相连接；
所述第一、第二PMOS管的源极、第三PMOS管的漏极相连接；所述第三PMOS管的栅极与CLK_COMP信号相连接，源极连接电源。
更进一步地，所述动态锁存比较器，当时钟信号CLK_COMP为高电平时，所述动态锁存比较器处于重置状态，VON和VOP都为低电平，输出不改变；当CLK_COMP为低电平时，所述动态锁存比较器处于工作状态，VON和VOP中之一为高电平， VOUT和VOP保持一致。
本发明的适用于低功耗模数转换器的时序控制电路，在采样的同时完成一次比较，节省开关动态功耗。同时，电容上电压切换幅度的降低极大地降低了动态功耗的消耗。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为根据本发明的适用于低功耗模数转换器的时序控制电路原理框图；
图2为根据本发明的控制逻辑单元电路示意图；
图3为根据本发明的控制逻辑单元时序波形图；
图4为根据本发明的动态锁存比较器电路示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图1为根据本发明的适用于低功耗模数转换器的时序控制电路原理框图，如图1所示，本发明的适用于低功耗模数转换器的时序控制电路，包括，判断逻辑单元10、置位控制逻辑单元20、动态锁存比较器30，其中，
判断逻辑单元10，其接收动态锁存比较器30输出的比较输出信号，判断接收的比较输出信号是否有效，并将判断结果输出到置位控制逻辑单元20；
置位控制逻辑单元20，根据判断逻辑单元10的控制，从高位到低位的依次置位，将采样信号输出到SAR-ADC的电容阵列和开关逻辑阵列中电容的上极板；
动态锁存比较器30，其接收时钟信号，将比较输出信号输出到判断逻辑单元；
其中，置位控制逻辑单元20每位置位的同时，动态锁存比较器30都进行比较，判断采样结束时刻，并将比较输出信号输出到判断逻辑单元10。
本发明的时序控制电路的具体工作流程如下：
首先，判断逻辑单元10与动态锁存比较器30输出信号相接，判断比较输出信号是否有效，如果比较输出信号有效，则进行从高位到低位的依次置位。在每位置位的同时，动态锁存比较器30接收时钟信号，判断采样结束时刻，进行比较，然后将比较结果导入判断逻辑单元10。
在进行采样的时候，将信号采样到上极板上，下极板采样到VC上，然后直接进行一次比较，这样就减少一次开关动作。同时由VC向VP或者VN电压切换，幅度为二分之一满量程，相对于VP/VN之间满量程电压切换，动态能量消耗小了四分之三。
下面以8bit低功耗SAR-ADC为例，对本发明的适用于低功耗模数转换器的时序控制电路进行详细描述。
图2为根据本发明的控制逻辑单元电路示意图，图3为根据本发明的控制逻辑单元时序波形图，如图2和3所示，本发明的控制逻辑单元20，包括第一寄存器200-第九寄存器208、第十寄存器210-第十七寄存器217，以及采样发生器220；控制逻辑采用同步结构，CLK为系统时钟，为10KHz。SAMPLE为采样开关控制信号，当SAMPLE为高电平时，开关导通，低电平时，开关关闭。CLK_COMP为比较器控制信号，为高电平时，比较器处于重置状态，为低电平时，比较器正常工作。CLK7~CLK0为触发器的时钟控制信号来存储比较器输出结果。
在采样阶段，第九寄存器208置1，第一-第八寄存器（200-207）清0。每当下一次时钟信号有低电平转高电平时，寄存器中“1”右移，同时产生输出信号为比较器输出寄存提供时序，保存比较结果。
图4为根据本发明的动态锁存比较器电路示意图，如图4所示，，本发明的动态锁存比较器电路，包括，第一至第四NMOS管（MN1–MN4）、第一至第三PMOS管（MP1–MP3）、与非门401和402，其中，
第一NMOS管MN1、第四NMOS管MN4的栅极分别与CLK_COMP信号相连接。
第一至第四NMOS管（MN1–MN4）的源极接地。
第一NMOS管MN1的漏极、第二NMOS管MN2的漏极、第一PMOS管MP1的漏极，以及第三NMOS管MN3的栅极相连接经过缓冲器输出VON信号至与非门402的一个输入端。
第三NMOS管MN3的漏极、第四NMOS管MN4的漏极、第二PMOS管MP2的漏极，以及第二NMOS管MN2的栅极相连接经过缓冲器输出VOP信号至与非门401的一个输入端。
第一PMOS管MP1的栅极与VINP相连接，第二PMOS管MP2的栅极与VINN相连接；第一PMOS管MP1的源极、第二PMOS管MP2的源极、第三PMOS管MP3的漏极相连接；第三PMOS管MP3的栅极与CLK_COMP信号相连接，源极连接电源。
与非门401的另一个输入端和与非门402的输出端相连接，输出VOUT信号；与非门401的输出端和与非门402的另一个输入端相连接。
本发明的动态锁存比较器电路，当时钟信号CLK_COMP为高电平时，比较器处于重置状态，VON和VOP都为低电平，输出不改变；当CLK_COMP为低电平时，比较器处于工作状态，VON和VOP中之一为高电平，输出结果（比较输出信号）VOUT和VOP保持一致。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种适用于低功耗模数转换器的时序控制电路，包括，判断逻辑单元、置位控制逻辑单元、动态锁存比较器，其特征在于，
所述判断逻辑单元，其接收所述动态锁存比较器输出的比较输出信号，判断其是否有效，并将判断结果输出到所述置位控制逻辑单元；
所述置位控制逻辑单元，其根据判断逻辑单元的判断结果，从高位到低位的依次置位，将采样信号输出到SAR-ADC的电容阵列和开关逻辑阵列；
所述动态锁存比较器，其接收时钟信号，将比较输出信号输出到所述判断逻辑单元。
2.根据权利要求1所述的适用于低功耗模数转换器的时序控制电路，其特征在于，所述置位控制逻辑单元的每位置位的同时，所述动态锁存比较器都进行比较，判断采样结束时刻，并将比较输出信号输出到所述判断逻辑单元。
3.根据权利要求1所述的适用于低功耗模数转换器的时序控制电路，其特征在于，所述控制逻辑单元，包括多个寄存器，以及采样发生器，其控制逻辑采用同步结构；当SAMPLE为高电平时，开关导通，低电平时，开关关闭。
4.根据权利要求1所述的适用于低功耗模数转换器的时序控制电路，其特征在于，所述控制逻辑单元，在在采样阶段，第九寄存器置1，第一至第八寄存器清0；每当下一次时钟信号有低电平转高电平时，寄存器中“1”右移，同时产生输出信号为所述动态锁存比较器输出寄存提供时序，保存比较结果。
5.根据权利要求1所述的适用于低功耗模数转换器的时序控制电路，其特征在于，所述动态锁存比较器，包括，第一至第四NMOS管、第一至第三PMOS管，以及与非门，其中，
所述第一、第四NMOS管的栅极分别与CLK_COMP信号相连接；
所述第一至第四NMOS管；的源极接地；
所述第一、第二NMOS管的漏极、第一PMOS管的漏极，以及所述第三NMOS管的栅极相连接；
所述第三、第四NMOS管的漏极、第二PMOS管的漏极，以及所述第二NMOS管的栅极相连接；
所述第一PMOS管的栅极与VINP相连接；所述第二PMOS管的栅极与VINN相连接；
所述第一、第二PMOS管的源极、第三PMOS管的漏极相连接；所述第三PMOS管的栅极与CLK_COMP信号相连接，源极连接电源。
6.根据权利要求5所述的适用于低功耗模数转换器的时序控制电路，其特征在于，所述动态锁存比较器，当时钟信号CLK_COMP为高电平时，所述动态锁存比较器处于重置状态，VON和VOP都为低电平，输出不改变；当CLK_COMP为低电平时，所述动态锁存比较器处于工作状态，VON和VOP中之一为高电平， VOUT和VOP保持一致。
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