CN101505153B - 基于时间域的逐次逼近型adc用的比较器 - Google Patents

Abstract

基于时间域的逐次逼近型ADC用的比较器，属于数据转换器技术领域，其特征在于，该比较器由电压控制延迟的电压时间转换电路，正反馈的时间-数字转换电路以及电平RS所存器依次串连组成；由于采用时间到数字转换技术，再用电平RS所存器代替DFF触发器，因而能在60MHz的速度下分辨出低于10uV的输入电压差，同时本发明没有使用任何电阻，电容远见，因而面积小，功耗低。

Description

基于时间域的逐次逼近型ADC用的比较器

技术领域

“基于时间域的逐次逼近型ADC用的比较器”直接应用的技术领域是超低功耗模拟数字转换器电路设计。所提出电路是一类可以适用于主要高速低功耗ADC结构的重要模块。 

背景技术

无线传感器网络(WSN)在社会和自然环境中具有越来越广泛的应用。由于无线传感器网络具有的可靠性和精确性的优势，尤其重点应用于军事，国家安全，医疗和环境观察等领域。一般无线传感器网络都是由大量传感器节点组成，由此使得功耗成为传感器网络设计的重要约束，要求传感器节点中每个模块必须消耗很低的能量。 

在WSN节点中一般集成一个模拟数字转换器(ADC)把来自传感器的模拟信号转换成数字信号并由处理器进行下一步的处理。为了达到超低功耗的要求，适用的ADC也应该是超低功耗的(见参考文献Benton H.Calhoun，Denis C.Daly，Naveen Verma，Daniel F.Finchelstein，David D.Wentzloff，Alice Wang，Seong-Hwan Cho，and Anantha P.Chandrakasan，“Design Considerations forUltra-Low Energy Wireless Microsensor Nodes”)。逐次逼近型ADC(SAR ADC)是实现超低功耗ADC的一种合适的电路结构。这是因为，SAR ADC硬件电路比较少，只包括三个模块：数字模拟转换器(DAC)，比较器和数字逻辑模块。其中，比较器模块是消耗能量最多的模块。 

传统比较器是先把输入电压转换成电流然后把这电流再转换成电压，最后用一个低功耗高速的锁存器(latch)来对所得的电压进行比较得到结果。在进行功耗优化时，这种比较器性能会有很大下降。为了降低这种比较器的失调，会在latch前边用一个或几个运放；但是这种方法会引入更大的功耗和复杂度。(见参考文献Naveen Verma，and Anantha P.Chandrakasan，“An Ultra Low Energy 12-bit Rate-Resolution Scalable SAR ADC for Wireless Sensor Nodes”，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.42，NO.6，JUNE 2007). 

为了解决以上问题，可以采用基于时间域的比较器(TDC)。这种比较器结构非常简单而且消耗能量很低，并且可以应用到超低功耗SAR ADC的设计中。这种比较器的工作模式不同于传统比较器。它首先用一个电压-时间转换电路(VTC)把输入电压转换成时间，然后又通过一个触发器对时间作比较或锁定。代表性工作包括，Andrea Agnes et al提出的一种基于时间域的比较器.(见参考文献Andrea Agnes，Edoardo Bonizzoni，Piero Malcovati and Franco Maloberti，“A9.4-ENOB 1V 3.8μW 100kSs SAR ADC with Time_domain comparator”，2008IEEE International Solid-State Circuits Conference).虽然Andrea Agnes所提出的时间域比较器比传统的比较器要简单且功耗低，但是具有五个很大的缺点：首先，这个比较器工作的最高速度只有1.875MHz.这个使得SA R ADC的最高采样率只有100KS/s。第二个问题是，因为用了两个电容和两个电阻会增大其面积。第三个缺点是，功耗还不够低。第四个问题，也可能是最大的问题是精度比较差：只有10比特以下。第五个缺点是它只能用在单端电路里面。 

发明内容

本发明的目的是在现有的时间域比较器电路的思想，提出一种基于正反馈时间-数字转换器(Positive Feedback Time-to-Digital Transformer(PFTDT))和电平锁存器的时间域比较器结构。 

本发明的特征在于：它含有：基于时间域的逐次逼近型ADC用的比较器，其特征在于， 

含有：电压控制延迟的电压-时间转换电路，正反馈时间-数字转换电路和电平RS锁存器： 

所述电压控制延迟的电压-时间转换电路含有：第一PMOS管(M5)，第二PMOS管(M6)，以及四个NMOS管：第一NMOS管(M1)，第二NMOS管(M2)，第三NMOS管(M3)和第四NMOS管(M4)，其中，所述第一NMOS(M1)的源极和第二NMOS管(M2)的源极接地，该第一NMOS管(M1)的栅极接参考信号VREF，该第二NMOS(M2)的栅极接输入电压(VIN)，该第一NMOS管(M1)的漏极和所述第三NMOS管(M3)的源极相连，该第二NMOS管(M2)的漏极与所述第四NMOS管(M4)的源极相连，所述第一PMOS管(M5)的源极，第二PMOS管(M6)的源极共同接高电平(VDD)，该第一PMOS管(M5)的漏极和第三NMOS管(M3)的漏极相连，该第二PMOS管(M6)的漏极与第四NMOS管(M4)的漏极相连，所述第一PMOS管(M5)，第二PMOS管(M6)，第三NMOS管(M3)，第四NMOS管(M4)这四个管子的栅极互连后接控制信号CCLK，该控制信号CCLK经过第五反相器(I5)后输出反相器控制信号CCLKN； 

所述正反馈时间数字转换电路，含有：四个PMOS管：第三PMOS管(M11)，第四PMOS管(M12)，第五PMOS管(M13)和第六PMOS管(M14)，还含有：四个NMOS管：第五NMOS管(M7)，第六NMOS管(M8)，第七NMOS管(M9)以及第八NMOS管(M10)，其中：所述第五至第八这四个NMOS管的源极共地，该第五NMOS管(M7)的栅极，第六NMOS管(M8)的栅极互连后接所述反相的控制信号CCLKN，该第七NMOS管(M9)的栅极和所述第五PMOS管(M13)的栅极互连后形成该正反馈时间-数字转换电路的第一个输出端，该第八NMOS管(M10)和所述第六PMOS管(M14)的栅极互连后形成第二个输出端，所述正反馈时间-数字转换电路的第一个输出端同时和所述第四PMOS管(M12)的漏极，第六NMOS管(M8)的漏极和第八NMOS管(M10)的漏极相连，所述正反馈时间-数字转换电路的第二个输出端同时和所述第三PMOS(M11)漏极，第五NMOS管(M7)的漏极相连，所述第四PMOS管(M12)的栅极和所述第四NMOS管(M4)的漏极相连，所述第三PMOS管(M11)和所述第三NMOS管(M3)的漏极相连，形成所述电压控制延迟的电压-时间转换电路的两个信号输出端：另外所述第五PMOS管(M13)源极、第六PMOS管(M14)的源极互连后接高电压(VDD)； 

所述电平RS锁存器，由第一或非门(NOR1)，第二或非门(NOR2)组成，所述正反馈时间-数字转换电路的第一个输出端输出的信号依次正向经过第一反相器(I1)，第二反相器(I2)后输入所述第一或非门(NOR1)的R输入端，而所述正反馈时间-数字转换电路的第二个输出端输出的信号依次正向经过第三反相器(I3)、第四反相器(I4)后输入所述第二或非门(NOR2)的S输入端而该第一或非门(NOR1)的信号输出DP则与所述第二或非门(NOR2)的R输入端相连，而该第二或非门(NOR2)的信号输出端DN则与所述第一或非门(NOR1)的S输入端相连。 

本发明的有益效果是：与传统的时间域比较器结构相比较，本发明提出一种基于正反馈时间-数字转换器(PFTDT)和电平锁存器的时间域比较器结构，在相同的测试条件下，消耗极低的翻转动态功耗；其工作速度也提高了30倍；没有使用任何电阻或者电容；同时精度达到10uV，所提出的电路技术非常适合作为超低功耗高速高精度SAR ADC电路的重要模块。 

附图说明

图1.TDC比较器框图。VINP为输入信号，VREF为比较参考电压，CCLK为比较器控制信号而COMPOUT为比较器的输出。 

图2.Andrea Agnes所提出的TDC。VIN，VREF，CCLK和COMPOUT的意义与图1类似。 

图3.本发明的电路结构图。CCLKN是CCLK的反相，DP和DN是比较器的两个输出。其余与图2意义相同。 

图4.各种输入电压的比较结果。 

图5.模拟数字转换器的通用框图。 

图6 SAR ADC框图。 

图7 Flash ADC框图。 

图8 Pipeline框图。 

图9 sigma-delta框图。 

图10 并联ADC框图。 

具体实施方式

本发明解决其技术问题的技术方案是：本发明提出的PFTDT和电平锁存器的时间域比较器(TDC)，如图3所示。本发明的TDC具有采用PFTDT作时间到数字的转换然后用电平锁存器代替触发器(DFF)锁存比较结果提高了精度，同时提高比较器的最高速度。 

图2是传统的时间域较器电路。主要由两个部分组成：电压-时间转换器(VTC)和输出D触发器。电压-时间转换器由两个支路组成：V2T Input和V2TReference.V2T Input的输出经过三个反相器(I1，I2和I3)连到DFF的数据端(D)而V2T Reference的输出也经过三个反相器(I4，I5，和I6)连到DFF的触发端。比较器的工作包括两模式。首先在复位模式，CCLK为低电平并通过M7和M1把两个电容C1和C2充电到Vdd.同时VTC两端通过M11和M5接地。这时触发器的输出即比较器的输出保持不变。在比较模式，CCLK会变为高电平并打开M2和M8，同时关断M1，M7，M5，M11.这时两个电容会开始放电而放电的速度由VIN和VREF决定。当M2或M8栅极电压降低到PMOS的阈值(V_TP)时， 相应的管子会把其漏极节点充电到Vdd。当V2T Reference翻转后会触发DFF，所著比较结果。因为这里的DFF是在下降延触发的，所以如果VIN＞VREF，V2TInput会先翻转，当DFF被触发后CO MPOUT得到“0”。如果VIN＜VREF，V2TReference会先翻转触发DFF使得COMPOUT得到“1”，完成比较功能。这比较器是把输入电压变为延迟而对产生的延迟作比较。 

TDC技术是基于以下方程。 

$\mathrm{\Δt}=\frac{C\·\mathrm{\ΔV}}{I}---\left(1\right)$

其中，Δt是使电容C上的电容变化为ΔV所需要的时间，I是电流。 

在传统的TDC中，触发器DFF有两个功能：第一个功能是检测时间差；第二个功能是锁存数据。使用DFF有两个大问题：比较器能够分辨的最小时间差，也就是最小输入电压差由DFF的建立时间决定。第二个问题是，几乎所有的DFF的输入端的负载时不对称的，这种不对称性会给比较器的检测功能带来很多误差。 

本发明由电压-时间转换电路(VTT)，正反馈时间-数字转换器(PFTDT)和一个RS锁存器(R-S LATCH)组成。PFTDT和RS锁存器组成本发明的核心。VTT由M1～M6和反相器I5组成，而PFTDT由M7～M14组成。 

CCLK经过反相器I5得到信号CCLK N。PFTDT的两个输出分别通过两个反相器链(I1，I2和I3，I4)，连到RS锁存器的两个输入端R和S，并输出比较结果DP。DN是DP的反。 

本发明的工作原理与传统TDC类似，也包括两个模式：在复位模式时，CCLK为低电平，M3和M4关断，M5和M6导通，并把M11和M12的栅极电压拉到高电平VDD使得M11和M12关断。同时M7和M8导通并把PFTDT的两个输出拉到低电平。因为RS锁存器使用或非门所以当PFTDT的两个输出(也就是RS锁存器的两个输入)为低电平时DP和DN不会变。当CCLK变为高电平时，M5～M8关断。M11和M12的栅极电容通过M3和M4放电。放电速度由通过M1和M2的电流决定，M1和M2的电流由各输入电压VREF和VIN控制产生。 如果VREF＞VIN，M11的栅极电压会先达到低电平。反过来，如果VREF＜VIN，M12的栅极电压会先达到低电平完成电压到时间的转换。之后由PFTDT完成时间到数字的转换。如果M11的栅极电压下降更快，那么M11会先导通使M14关断。通过正反馈使M11的漏极很快达到VDD而M12的漏极很快达到低电平。反过来，如果M12的栅极电压下降比较快那么，M12会先导通使M13关断。通过正反馈M12的漏极会很快拉到VDD而M11的漏极会很快的拉到地电平。这样时间到数字的转换就完成了；最后，RS锁存器把这个数字数据锁存。 

为了验证本发明的性能和所带来的改进的效果，我们用了spectre^TM仿真工具对电路进行仿真。仿真结果比较参见表1。 

Table 1：比较器性能 

	Andrea Agnes	本发明
			工艺(um)	0.18	0.18
电源电压(V)	0.8～1.8	0.8～1V
			最高工作速度  (MHz)	1.875	62
功耗(uW)	2.46	3
			分辨率(bits)	10	14
电阻和电容	有两个大电阻和两  个电容	无电阻或  电容
			输入信号范围	0～Vdd	0～～Vdd
输入型	只能单端用	单或双端

图4是本发明对不同电压的比较结果。可以看出，本发明在输入电压差(VREF-VIN)为10uV仍然可以给出正确的比较说明比较器有很高的精度。本发明可以达到高于60MHz的速度而所消耗的功耗由M11和M12栅极电容的充电能耗和翻转能耗。M11和M12很小且栅极总电容为40fF，翻转能耗与Andrea提出 的TDC类似-可以忽略不计。本发明的总功耗小于5uW。 

总结： 

这个比较器电路包括：输入电压到时间的转换电路把第两个输入电压值转换为两个输出时间信号。输出信号的产生时间有输入电压的大小决定。一个正反馈时间到数字转换器。比较器可以有一个或两个输出，比较器输出可以变为脉冲或可以通过滤波后得到直流信号。 

本发明的另外一个优点是它是全数字的比较器，不需要任何放大器，电流源，电容或电阻，而只由晶体管构成。本发明可以在各种ADC(图5)里面应用。包括，逐次逼近ADC(如图6)，FlashADC(如图7)，Pipeline ADC(如图8)和sigma-delta ADC(如图9)，以及并联ADC(如图10)。图9和图10结构中的每个子ADC可以根据应用需求和性能要求分别采用图6、7、8、9中应用了PFTDT技术的ADC。 

Claims (1)

1.基于时间域的逐次逼近型ADC用的比较器，其特征在于，含有：电压控制延迟的电压-时间转换电路，正反馈时间-数字转换电路和电平RS锁存器：

所述电压控制延迟的电压-时间转换电路含有：第一PMOS管(M5)，第二PMOS管(M6)，以及四个NMOS管：第一NMOS管(M1)，第二NMOS管(M2)，第三NMOS管(M3)和第四NMOS管(M4)，其中，所述第一NMOS(M1)的源极和第二NMOS管(M2)的源极接地，该第一NMOS管(M1)的栅极接参考信号VREF，该第二NMOS(M2)的栅极接输入电压(VIN)，该第一NMOS管(M1)的漏极和所述第三NMOS管(M3)的源极相连，该第二NMOS管(M2)的漏极与所述第四NMOS管(M4)的源极相连，所述第一PMOS管(M5)的源极，第二PMOS管(M6)的源极共同接高电平(VDD)，该第一PMOS管(M5)的漏极和第三NMOS管(M3)的漏极相连，该第二PMOS管(M6)的漏极与第四NMOS管(M4)的漏极相连，所述第一PMOS管(M5)，第二PMOS管(M6)，第三NMOS管(M3)，第四NMOS管(M4)这四个管子的栅极互连后接控制信号CCLK，该控制信号CCLK经过第五反相器(I5)后输出反相器控制信号CCLKN；

所述正反馈时间数字转换电路，含有：四个PMOS管：第三PMOS管(M11)，第四PMOS管(M12)，第五PMOS管(M13)和第六PMOS管(M14)，还含有：四个NMOS管：第五NMOS管(M7)，第六NMOS管(M8)，第七NMOS管(M9)以及第八NMOS管(M10)，其中：所述第五至第八这四个NMOS管的源极共地，该第五NMOS管(M7)的栅极，第六NMOS管(M8)的栅极互连后接所述反相的控制信号CCLKN，该第七NMOS管(M9)的栅极和所述第五PMOS管(M13)的栅极互连后形成该正反馈时间-数字转换电路的第一个输出端，该第八NMOS管(M10)和所述第六PMOS管(M14)的栅极互连后形成第二个输出端，所述正反馈时间-数字转换电路的第一个输出端同时和所述第四PMOS管(M12)的漏极，第六NMOS管(M8)的漏极和第八NMOS管(M10)的漏极相连，所述正反馈时间-数字转换电路的第二个输出端同时和所述第三PMOS(M11)漏极，第五NMOS管(M7)的漏极相连，所述第四PMOS管(M12)的栅极和所述第四NMOS管(M4)的漏极相连，所述第三PMOS管(M11)和所述第三NMOS管(M3)的漏极相连，形成所述电压控制延迟的电压-时间转换电路的两个信号输出端：另外所述第五PMOS管(M13)源极、第六PMOS管(M14)的源极互连后接高电压(VDD)；

所述电平RS锁存器，由第一或非门(NOR1)，第二或非门(NOR2)组成，所述正反馈时间-数字转换电路的第一个输出端输出的信号依次正向经过第一反相器(I1)，第二反相器(I2)后输入所述第一或非门(NOR1)的R输入端，而所述正反馈时间-数字转换电路的第二个输出端输出的信号依次正向经过第三反相器(I3)、第四反相器(I4)后输入所述第二或非门(NOR2)的S输入端而该第一或非门(NOR1)的信号输出DP则与所述第二或非门(NOR2)的R输入端相连，而该第二或非门(NOR2)的信号输出端DN则与所述第一或非门(NOR1)的S输入端相连。

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