CN101577547A - 基于自偏置电压-时间转换电路的时间域比较器 - Google Patents

Abstract

基于自偏置电压－时间转换电路时间域比较器，属于数据转换器技术领域，其特征在于，该比较器由自偏置场效应管电压控制延迟的电压－时间转换电路，对称时间－数字转换单元依次串连组成；由于采用时间到数字转换技术，用对称时间－数字单元代替DFF触发器，因而能在60MHz的速度下分辨出低于10uV的输入电压差，同时本发明没有使用任何电阻，因而面积小，功耗低。

Description

基于自偏置电压-时间转换电路的时间域比较器

技术领域

基于自偏置电压-时间转换电路的时间域比较器直接应用的技术领域是超低功耗模拟数字转换器电路设计。所提出电路是一类可以适用于主要高速低功耗ADC结构的重要模块。

背景技术

无线传感器网络一(WSN)在社会和自然环境中具有越来越广泛的应用。由于无线传感器网络具有的可靠性和精确性的优势，尤其重点应用于军事，国家安全，医疗和环境观察等领域。一般无线传感器网络都是由大量传感器节点组成，由此使得功耗成为传感器网络设计的重要约束，要求传感器节点中每个模块必须消耗很低的能量。

在WSN节点中一般集成一个模拟数字转换器(ADC)把来自传感器的模拟信号转换成数字信号并由处理器进行下一步的处理。为了达到超低功耗的要求，适用的ADC也应该是超低功耗的(见参考文献Benton H.Calhoun，Denis C.Daly，Naveen Verma，Daniel F.Finchelstein，David D.Wentzloff，Alice Wang，Seong-Hwan Cho，and Anantha P.Chandrakasan，“Design Considerations for Ultra-Low Energy Wireless MicrosensorNodes”)。逐次逼近型ADC(SAR ADC)是实现超低功耗ADC的一种合适的电路结构。这是因为，SAR ADC硬件电路比较少，只包括三个模块：数字模拟转换器(DAC)，比较器和数字逻辑模块。其中，比较器模块是消耗能量最多的模块。

传统比较器是先把输入电压转换成电流然后把这电流再转换成电压，最后用一个低功耗高速的锁存器(latch)来对所得的电压进行比较得到结果。在进行功耗优化时，这种比较器性能会有很大下降。为了降低这种比较器的失调，会在latch前边用一个或几个运放；但是这种方法会引入更大的功耗和复杂度。(见参考文献Naveen Verma，and Anantha P.Chandrakasan，“An Ultra Low Energy 12-bit Rate-Resolution Scalable SAR ADC forWireless Sensor Nodes”，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.42，NO.6，JUNE2007).

为了解决以上问题，可以采用基于时间模式的比较器(TMC)。这种比较器结构非常简单而且消耗能量很低，并且可以应用到超低功耗SAR ADC的设计中。这种比较器的工作模式不同于传统比较器。它首先用一个电压-时间转换电路(VTC)把输入电压转换成时间，然后又通过一个触发器对时间作比较或锁定。代表性工作包括，Andrea Agnes et al提出的一种基于时间域的比较器.(见参考文献Andrea Agnes，Edoardo Bonizzoni，Piero Malcovati andFranco Maloberti，“A 9.4-ENOB 1V 3.8μW 100kSs SAR ADC with Time_domaincomparator”，2008IEEE International Solid-State Circuits Conference).虽然AndreaAgnes所提出的时间域比较器比传统的比较器要简单且功耗低，但是具有几个很大的缺点：因为采用了含有比较大的电阻VTC，所以占用了很大的芯片面积而且降低了工作速度。其次，标准触发器的采用限制了比较器的速度和精度。

发明内容

本发明的目的是在现有的时间域比较器电路的思想，提出一种基于自偏置场效应管电压-时间转换电路(Self-cascode voltage-to-time Converter(SCVTC))和对称时间-数字转换电路(Symmetrical Time-to-digital(STDC))的时间域比较器结构。

本发明的特征在于：基于自偏置电压-时间转换电路的时间域比较器，其特征于，含有基于自偏置电压-时间转换电路和对成时间转换电路，其中：

所述自偏置电压-时间转换电路含有：十二个NMOS管N1，N2，N3，…，N12，四个PMOS管P1，P2，P3，P4，六个反相器I1，I2，I3，I4，I5，I6，连个时钟控制反相器CI1，CI2，以及两个负载电容C1，C2，其中：

所述第一PMOS管P1，第二PMOS管P2，第三PMOS管P3，以及第四PMOS管P4这四个PMOS管的源极相连后接电源电压，所述第一NMOS管N1和第二NMOS管N2的源极相连后接地，所述第三NMOS管N3和所述第四MOS管N4的源极相连后接地，

所述第一NMOS管N1的栅极和第五NMOS管N5的栅极相连后接输入电压信号VIN，所述第三NMOS管N3的栅极和第六NMOS管N6的栅极相连后接参考电压信号VREF，

所述第一POS管P1，第七NMOS管N7，第八NMOS管N8，以及第二PMOS管P2这四个MOS管的栅极相连后接时钟种信号CLK，所述第一时钟控制反相器CI1的控制端和第二时钟控制反相器CI2的控制端相连后接所述时钟信号CLK，

所述负载电容C1的上极板同时和所述第一PMOS管P1的漏极，第七NMOS管N7的漏极，第九NMOS管N9的栅极以及第三PMOS管P3的栅极相连，所述第二负载电容C2的上极板同时和所述第二PMOS管P2的漏极，第八NMOS管N8的漏极，第四PMOS管P4的栅极，以及第十NMOS管N10的栅极相连，所述第一负载电容C1和第二负载电容C2的下极板共地，

所述第一反相器I1的输入端接所述时钟信号CLK，该第一反相器I1的输出端同时和所述第二NMOS管N2的栅极，第三NMOS管N3的栅极，以及所述第二反相器I2得输入端相连，而该第二反相器I2得输出端和所述第九NMOS管N9，第十NMOS管N10这连个NMOS管的漏极相连，

所述第七NMOS管N7的源极和第十一NMOS管N11的漏极相连，而该地是一NMOS管N11的源极同时和第五NMOS管N5的楼记和第二NMOS管N2得漏极相连，所述第五NMOS管N5的源极和第一NMOS管N1的漏极相连，

所述第八NMOS管(N8)的漏极和第十二NMOS管N12的漏极相连，而该第十二NMOS管N12的源极和所述第六NMOS管N6的漏极，第三NMOS管N3的楼记相连，所述第六NMOS管N6的源极和第四NMOS管N4的漏极相连，

所述第三PMOS管P4的漏极和第九NMOS管N9的漏极相连后构成第一个电压输出端Vo1，该第一个电压输出端Vo1与串所述第一时钟控制反相器C1的输入端相连，而该第一时钟控制反相器C1的输出端同时与所述第十一NMOS管N11的栅极，以及所述第三反相器I3的输入端相连，该第三反相器I3的输出端在正向串接一个所述的第五反相器I5后与所述对成时间-数字转换电路的脉钟电压输入端TIN相接，

所述第四PMOS管P4的漏极与第十NMOS管N10的漏极相连后构成第二个电压输出端Vo2，该第二个电压输出端Vo2再与所述第二时钟控制反相器CI2的输入端相连，而该第二时钟控制反相器CI2的输出端同时与所述第十二NMOS管N12的栅极，以及所述第四反相器I4的输入端相连，而该第四反相器I4的输出端在正向串接一个所述第六反相器I6后再连所述对成时间-数字转换电路的参考脉钟输入端TREF；

所述对成时间-数字转换电路含有：

四个PMOS管P5，P6，P7，P8，六个NMOS管N13，N14，N15，N16，N17，N18，以及六个反相器I7，I8，I9，I10，I11，I12，其中：

所述第五PMOS管P5的源极和第六PMOSP6的源极相连后接电源电压V_DD，所述六个NMOS管各个源极共地，

所述第八PMOS管P8的栅极和第十八NMOS管N18的栅极相连后接所述输入脉钟输入端TIN，所述第七PMOS管P7的栅极和第十四NMOS管N14的栅极相连后接所述参考脉钟输入端TREF，所述第七反相器I7的输入端同时和所述第十六NMOS管N16的栅极，第十五NMOS管N15的栅极，第十七NMOS管N17的漏极，第八PMOS管P8的漏极，以及第十八NMOS管N18的漏极相连，所述第七反相器I7的输出端和所述第七POS管N7的源极相连，

所述第八反相器(I8)的输入端同时和所述第十三NMOS管N13的栅极，第七PMOS管P7的漏极，第十四NMOS管N14的漏极，第十五NMOS管N15的漏极，以及第十七NMOS管N17的栅极相连，而该第八反相器I8的输出端和所述第八PMOS管P8的源极相连，

所述第五PMOS管P5的漏极和第十三NMOS管N13的漏极相连后构成所述对成时间-数字转换电路的第一输出端DH，该第一输出端DH同时和所述第九反相器I9的输入端，以及所述第十反相器I10的输出端相连，而所述第九反相器I9的输出端与所述第十反相器I10的输入端相连，的漏极相连后，构成所述对成时间-数字转换电路第二输出端DL，该第二输出端DL同时与所述第十一反相器I11的输入端，以及所述第十二反相器I12的输出端相连，该第十一反相器I11的输出端与该第十二反相器I12的输入端相连，

所述对成时间-数字转换电路的第一个输出端DH同时与所述第六PMOS管P6的栅极相连，

所述对成时间-数字转换电路的第二输出端DL同时与所述第五PMOS管P5的栅极相连。

它含有：基于自偏置电压-时间转换电路的时间域比较器，

本发明的有益效果是：与传统的时间域比较器结构相比较，本发明提出一种基于self-cascode电压-时间转换电路和对称时间-数字转换电路的时间域比较器结构，在相同的测试条件下，消耗低的能耗；其工作速度也提高了30倍；没有使用任何电阻；同时精度达到10uV，所提出的电路技术非常适合作为超低功耗高速高精度SAR ADC电路的重要模块

附图说明

图1.TMC比较器框图。VIN为输入信号，VREF为比较参考电压，CLK为比较器控制信号而DOUT为比较器的输出。

图2.Andrea Agnes所提出的TDC。VIN，VREF，CLK和DOUT的意义与图1类似。

图3本发明的原理框图

3.1本发明所提出的对称时间-数字转换电路(STDC)。TREF和TIN为来自电压-时间转换电路的两个输出脉冲，DH和DL为输出

3.2本发明的完整的比较器电路结构图。CLK的含义与图1类似，DH和DL是比较器的两个输出。其余与图2意义相同。

图4.最小输入电压差的比较结果。

图5.模拟数字转换器的通用框图。

图6.SAR ADC框图。

图7.Flash ADC框图。

图8.Pipeline框图。

图9.sigma-delta框图。

图10.并联ADC框图。

具体实施方式

本发明解决其技术问题的技术方案是：本发明提出的SCVTC和STDC的时间模式比较器(TMC)，如图4所示。本发明的TMC具有采用STDC时间到数字的转换然后用电平锁存器代替触发器(DFF)锁存比较结果提高了精度，同时提高比较器的最高速度。

图2是传统的时间域比较器电路。主要由两个部分组成：电压-时间转换器(VTC)和输出DFF。电压-时间转换器由两个支路组成：V2T Input和V2T Reference.V2T Input的输出经过三个反相器(I1，I2和I3)连到DFF的数据端(D)而V2T Reference的输出也经过三个反相器(I4，I5，和I6)连到DFF的触发端。比较器的工作包括两模式。首先在复位模式，CLK为低电平并通过M5和M6把两个电容C1和C2充电到V_DD.同时VTC两端通过M7和M8接地。这时触发器的输出即比较器的输出保持不变。在比较模式，CLK会变为高电平并打开M3和M4，同时关断M5，M6，M7，M8.这时两个电容会开始放电而放电的速度由VIN和VREF决定。当M10或M9栅极电压降低到PMOS的阈值(V_TP)时，相应的管子会把其漏极节点充电到V_DD。当V2T Reference翻转后会触发DFF，所著比较结果。因为这里的DFF是在下降延触发的，所以如果VIN＞VREF，V2T Input会先翻转，当DFF被触发后DOUT得到“0”。如果VIN＜VREF，V2T Reference会先翻转触发DFF使得DOUT得到“1”，完成比较功能。这比较器是把输入电压变为延迟而对产生的延迟作比较。

TDC技术是基于以下方程。

$\mathrm{\Δt}=\frac{C.\mathrm{\ΔV}}{I}---\left(1\right)$

其中，Δt是使电容C上的电压变化为ΔV所需要的时间，I是电流。

在传统的TDC中，触发器DFF有两个功能：第一个功能是检测时间差；第二个功能是锁存数据。使用DFF有两个大问题：比较器能够分辨的最小时间差，也就是最小输入电压差由DFF的建立时间决定。第二个问题是，几乎所有的DFF的输入端的负载时不对称的，这种不对称性会给比较器的检测功能带来很多误差。

本发明由基于自偏置NMOS管电压-时间转换电路(SCVTC)和对称时间-数字转换器组成(STDC)。SCVTC和STDC电路组成本发明的核心。SCVTC由N1～N12，P1～P4，反相器I1至I6和两个时钟控制反相器CI1与CI2组成，而STDC由图3.1中的管子N13～N18，P5～P8和反相器IT1至IT6组成。

本发明的工作原理与传统TMC类似，也包括两个模式：在复位模式时，CLK为低电平，N7和N8关断，P1和P2导通，并把P3和P4的栅极电压拉到高电平V_DD。同时N9和N10导通使中间结点复位。在比较模式下，CLK变为高电平使两个电容开始放电。如果V_REF＞V_IN，电容C2的放电会比C1快而且反相器I6的输出会提前变为低电平通过STDC后使DH为低电平而DL为高电平。反过来，如果V_REF＜V_IN，电容C2的放电会比C1慢而且反相器I5的输出会提前变为低电平通过STDC后使DL为低电平而DH为高电平。

为了验证本发明的性能和所带来的改进的效果，我们用了spectre^TM仿真工具对电路进行仿真。仿真结果比较参见表1。

Table 1：比较器性能

	Andrea Agnes	本发明
			工艺(um)	0.18	0.18
电源电压(V)	0.8～1.8	0.8～1V
			最高工作速度(MHz)	1.875	62
能耗(pJ)	1.6	0.9
			分辨率(uV)	73	10
电阻值(KΩ)	125	无
			输入信号范围	0～Vdd	0～Vdd

图5是本发明对输入电压差为10uV的比较结果。可以看出，本发明在输入电压差-10uV＜VREF-VIN＜10uV仍然可以给出正确的比较说明比较器有很高的精度。本发明可以达到高于60MHz的速度而所消耗的能耗为0.9pJ。

总结：

这个比较器电路包括：输入电压到时间的转换电路把两个输入电压值转换为两个输出时间信号。输出信号的产生时间有输入电压的大小决定。一个对称时间到数字转换器。比较器可以有一个或两个输出，比较器输出可以变为脉冲或可以通过滤波后得到直流信号。

本发明的另外一个优点是它不需要任何放大器，电流源或电阻。本发明可以在各种ADC(图5)里面应用。包括，逐次逼近ADC(如图6)，Flash ADC(如图7)，Pipeline ADC(如图8和sigma-delta ADC(如图9)，以及并联ADC(如图10)。图8和图9结构中的每个子ADC可以根据应用需求和性能要求分别采用图5，6、7、8、中应用了TMC技术的ADC。

Claims (1)

1、基于自偏置电压-时间转换电路的时间域比较器，其特征在于，含有基于自偏置电压-时间转换电路和对成时间转换电路，其中：

所述自偏置电压-时间转换电路含有：十二个NMOS管(N1，N2，N3，…，N12)，四个PMOS管(P1，P2，P3，P4)，六个反相器(I1，I2，I3，I4，I5，I6)，连个时钟控制反相器(CI1，CI2)，以及两个负载电容(C1，C2)，其中：

所述第一PMOS管(P1)，第二PMOS管(P2)，第三PMOS管(P3)，以及第四PMOS管(P4)这四个PMOS管的原极相连后接电源电压，所述第一NMOS管(N1)和第二NMOS管(N2)的原极相连后接地，所述第三NMOS管(N3)和所述第四MOS管(N4)的原极相连后接地，

所述第一NMOS管(N1)的栅极和第五NMOS管(N5)的栅极相连后接输入电压信号(VIN)，所述第三NMOS管(N3)的栅极和第六NMOS管(N6)的栅极相连后接参考电压信号(VREF)，

所述第一POS管(P1)，第七NMOS管(N7)，第八NMOS管(N8)，以及第二PMOS管(P2)这四个MOS管的栅极相连后接时钟种信号(CLK)，所述第一时钟控制反相器(CI1)的控制端和第二时钟控制反相器(CI2)的控制端相连后接所述时钟信号(CLK)，

所述负载电容(C1)的上极板同时和所述第一PMOS管(P1)的漏极，第七NMOS管(N7)的漏极，第九NMOS管(N9)的栅极以及第三PMOS管(P3)的栅极相连，所述第二负载电容(C2)的上极板同时和所述第二PMOS管(P2)的漏极，第八NMOS管(N8)的漏极，第四PMOS管(P4)的栅极，以及第十NMOS管(N10)的栅极相连，所述第一负载电容(C1)和第二负载电容(C2)的下极板共地，

所述第一反相器(I1)的输入端接所述时钟信号(CLK)，该第一反相器(I1)的输出端同时和所述第二NMOS管(N2)的栅极，第三NMOS管(N3)的栅极，以及所述第二反相器(I2)得输入端相连，而该第二反相器(I2)得输出端和所述第九NMOS管(N9)，第十NMOS管(N10)这连个NMOS管的漏极相连，

所述第七NMOS管(N7)的原极和第十一NMOS管(N11)的漏极相连，而该地是一NMOS管(N11)的原极同时和第五NMOS管(N5)的楼记和第二NMOS管(N2)得漏极相连，所述第五NMOS管(N5)的原极和第一NMOS管(N1)的漏极相连，

所述第八NMOS管(N8)的漏极和第十二NMOS管(N12)的漏极相连，而该第十二NMOS管(N12)的原极和所述第六NMOS管(N6)的漏极，第三NMOS管(N3)的楼记相连，所述第六NMOS管(N6)的原极和第四NMOS管(N4)的漏极相连，

所述第三PMOS管(P4)的漏极和第九NMOS管(N9)的漏极相连后构成第一个电压输出端(Vo1)，该第一个嗲亚输出端(Vo1)与串所述第一时钟控制反相器(C1)的输入端相连，而该第一时钟控制反相器(C1)的输出端同时与所述第十一NMOS管(N11)的栅极，以及所述第三反相器(I3)的输入端相连，该第三反相器(I3)的输出端在正向串接一个所述的第五反相器(I5)后与所述对成时间-数字转换电路的脉钟电压输入端(TIN)相接，

所述第四PMOS管(P4)的漏极与第十NMOS管(N10)的漏极相连后构成第二个电压输出端(Vo2)，该第二个电压输出端(Vo2)再与所述第二时钟控制反相器(CI2)的输入端相连，而该第二时钟控制反相器(CI2)的输出端同时与所述第十二NMOS管(N12)的栅极，以及所述第四反相器(I4)的输入端相连，而该第四反相器(I4)的输出端在正向串接一个所述第六反相器(I6)后再连所述对成时间-数字转换电路的参考脉钟输入端(TREF)；

所述对成时间-数字转换电路含有：

四个PMOS管(P5，P6，P7，P8)，六个NMOS管(N13，N14，N15，N16，N17，N18)，以及六个反相器(I7，I8，I9，I10，I11，I12)，其中：

所述第五PMOS管(P5)的原极和第六PMOS(P6)的原极相连后接电源电压(V_DD)，所述六个NMOS管各个原极共地，

所述第八PMOS管(P8)的栅极和第十八NMOS管(N18)的栅极相连后接所述输入脉钟输入端(TIN)，所述第七PMOS管(P7)的栅极和第十四NMOS管(N14)的栅极相连后接所述参考脉钟输入端(TREF)，所述第七反相器(I7)的输入端同时和所述第十六NMOS管(N16)的栅极，第十五NMOS管(N15)的栅极，第十七NMOS管(N17)的漏极，第八PMOS管(P8)的漏极，以及第十八NMOS管(N18)的漏极相连，所述第七反相器(I7)的输出端和所述第七POS管(N7)的原极相连，

所述第八反相器(I8)的输入端同时和所述第十三NMOS管(N13)的栅极，第七PMOS(P7)的漏极，第十四NMOS管(N14)的漏极，第十五NMOS管(N15)的漏极，以及第十七NMOS管(N17)的山脊相连，而该第八反相器(I8)的输出端和所述第八PMOS管(P8)的原极相连，

所述第五PMOS管(P5)的漏极和第十三NMOS管(N13)的漏极相连后构成所述对成时间-数字转换电路的第一输出端(DH)，该第一输出端(DH)同时和所述第九反相器(I9)的输入端，以及所述第十反相器(I10)的输出端相连，而所述第九反相器(I9)的输出端与所述第十反相器(I10)的输入端相连，的漏极相连后，构成所述对成时间-数字转换电路第二输出端(DL)，该第二输出端(DL)同时与所述第十一反相器(I11)的输入端，以及所述第十二反相器(I12)的输出端相连，该第十一反相器(I11)的输出端与该第十二反相器(I12)的输入端相连，

所述对成时间-数字转换电路的第一个输出端(DH)同时与所述第六PMOS管(P6)的栅极相连，

所述对成时间-数字转换电路的第二输出端(DL)同时与所述第五PMOS管(P5)的栅极相连。

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