CN100583646C - 基于电压控制延迟单元的高速超低功耗比较器 - Google Patents

Abstract

基于电压控制延迟单元的高速超低功耗比较器属于超低功耗模拟数字转换器领域，其特征在于，在相同的时钟信号控制下，采用分别由若干级CSI电路串联构成的输入信号的电压-时间转换电路和参考信号的电压-时间转换电路来控制一个D触发器的翻转；当参考信号大于输入信号时，参考信号的电压-时间转换电路的输出先于输入信号的电压-时间转换电路的输出变成高电平，使D触发器翻转，在降低功耗的同时，也提高了比较器的工作速率。

Description

基于电压控制延迟单元的高速超低功耗比较器

技术领域

“基于电压控制延迟单元的高速超低功耗比较器”直接应用的技术领域是超低功耗模拟数字转换器电路设计。所提出电路是一类可以适用于主要高速低功耗ADC结构的重要模块。

背景技术

无线传感器网络(WSN)在社会和自然环境中具有越来越广泛的应用。由于无线传感器网络具有的可靠性和精确性的优势，尤其重点应用于军事，国家安全，医疗和环境观察等领域。一般无线传感器网络都是由大量传感器节点组成，由此使得功耗成为传感器网络设计的重要约束。因此，要求传感器节点中每个模块必须消耗很低的能量。

在WSN节点中一般集成一个模拟数字转换器(ADC)把来自传感器的模拟信号转换成数字信号并由处理器进行下一步的处理。为了达到超低功耗的要求，适用的ADC也应该是超低功耗的。(见参考文献Benton H.Calhoun，Denis C.Daly，Naveen Verma，Daniel F.Finchelstein，DavidD.Wentzloff，Alice Wang，Seong-Hwan Cho，and Anantha P.Chandrakasan，“DesignConsiderations for Ultra-Low Energy Wireless Microsensor Nodes”)逐次逼近型ADC(SARADC)是实现超低功耗ADC的一种合适的电路结构。这是因为，SARADC硬件电路比较少，只包括三个模块：数字模拟转换器(DAC)，比较器和数字逻辑模块。其中，比较器模块是消耗能量最多的模块。

传统比较器是先把输入电压转换成电流然后把这电流再转换成电压，最后用一个低功耗高速的锁存器(latch)来对所得的电压进行比较得到结果。在进行功耗优化时，这种比较器性能会有很大下降。为了降低这种比较器的失调，会在latch前边用一个或几个运放；但是这种方法会引入更大的功耗和复杂度。(见参考文献Naveen Verma，and Anantha P.Chandrakasan，“AnUltra Low Energy 12-bit Rate-Resolution Scalable SAR ADC for Wireless Sensor Nodes”.IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.42，NO.6，JUNE 2007).

为了解决以上问题，可以采用基于时间域的比较器(TDC)。这种比较器结构非常简单而且消耗能量很低，并且可以应用到超低功耗SAR ADC的设计中。这种比较器的工作模式不同于传统比较器。它首先用一个电压-时间转换电路(VTC)把输入电压转换成时间，然后又通过一个触发器对时间作比较或锁定。代表性工作包括，Andrea Agnes et al提出的一种基于时间域的比较器.(见参考文献Andrea Agnes，Edoardo Bonizzoni，Piero Malcovati and Franco Maloberti，“A 9.4-ENOB 1V 3.8μW 100kSs SAR ADC with Time domain comparator”，2008 IEEEInternational Solid-State Circuits Conference).虽然Andrea Agnes所提出的时间域比较器可以达到很低的功耗，但是具有两个很大的缺点：首先，这个比较器工作的最高速度只有1.875MHz.这个使得ADC的最高采样率只有100KS/s。第二个问题是，在比较过程中会浪费很多能量；这是因为，在比较器已经做出比较结果后，VTC会继续放电。

发明内容

本发明的目的是在时间域比较器电路概念下提出一种基于电压控制延迟线(VCDL)的电压-时间转换器的时间域高速低功耗比较器结构。

本发明特征在于：它含有：基于电压控制延迟的电压-时间转换部分和触发输出部分，其中：

所述基于电压控制延迟的电压-时间转换部分含有：输入信号的电压-时间转换电路和参考信号的电压-时间转换电路，其中：

输入信号的电压-时间转换电路，由若干级CSI电路依次串联构成，每一级CSI电路含有一个PMOS管，第一NMOS管和第二NMOS管，所述PMOS管的漏极和所述第一NMOS管的源极相连，该第一NMOS的漏极和所述第二NMOS管的源极相连，在第一级CSI电路中，所述PMOS管的栅极和所述第一NMOS管的栅极相连后接入时钟控制信号CCLK，在最后一级CSI电路中，所述最后一个PMOS管的漏极和所述最后一个第一NMOS管的源极相连，作为所述输入信号的电压-时间转换电路输出端，前一级CSI电路中所述PMOS管的漏极同时和后一级CSI电路中的PMOS管的栅极、第一NMOS管的栅极相连；所述各级CSI电路中的所有的PMOS管的源极并联后接电原电压VDD，所有的第二NMOS管的漏极接地，而所有的第二NMOS管的栅极并联后接入输入信号VIN；

参考信号的电压-时间转换电路，也由若干级另外的CSI电路依次串联构成，其中，每一级所述另外的一个CSI电路中含有一个PMOS管、第一NMOS管和第二NMOS管，该PMOS管的漏极和第一NMOS管的源极相连，该第一NMOS管的漏极和该第二NMOS管的源极相连，在第一级所述另外的一个CSI电路中，PMOS管的栅极和第一NMOS管的栅极相连后接入时钟控制信号CCLK，在最后一级所述另外一个的CSI电路中，最后一个PMOS管的漏极和最后一个第一NMOS管的源极相连，作为所述参考信号的电压-时间转换电路的输出端，在前一级所述另外的一个CSI电路中，前一级PMOS管的漏极同时和后一级的第一NMOS管的栅极和下一级的PMOS管的栅极相连；在所述另外的各级CSI电路中，所有PMOS管的源极并联后接电源电压VDD，所有的第二NMOS管的漏极共地，而所有第二NMOS管的栅极并联后接参考信号VREF；

所述的触发输出部分，含有：串联的第一反相器I1和第二反相器I2，串联的第三反相器I3和第四反相器I4，以及一个D触发器DFF，其中，所述第一反相器I1的输入端和所述输入信号的电压-时间转换电路的输出端相连，而第二反相器I2的输出端和所述D触发器DFF的D端相连，所述第三反相器I3的输入端和所述参考信号的电压-时间转换电路的输出端相连，而第四反相器I4的输出端和所述D触发器DFF和CLK端相连；

在复位模式下，时钟控制信号CCLK为低电平，所述整个电压延迟控制的电压-时间转换部分的输出为低电平，D触发器DFF的输出保持不变；

在比较模式下，所述信号CCLK为高电平，整个电压延迟的控制的电压-时间转换部分的输出为高电平，此时，如参考信号VREF的电压高于输入信号VIN的电压，参考信号的电压-时间转换电路的输出端首先变为高电平，并触发所连D触发器DFF，反之，则为输入信号的电压-时间转换器的输出端首先变为高电平，也能触发所连D触发器DFF。

所述电压-时间转换电路是一个六级CSI电路。

本发明的有益效果是：与专同的时间域比较器结构想比较，本发明提出的基于VCDL时间域比较器，在相同的测试条件件下，速度提高了80余倍且保持超低的功耗。同时，本发明提出的比较器的硬件结构非常简单。所提出的电路技术非常适合作为高速低功耗的ADC电路的重要模块。

附图说明

图1.TDC比较器框图。VINP为输入信号，VREF为比较参考电压，CCLK为比较器控制信号而COMPOUT为比较器的输出。

图2.Andrea Agnes所提出的TDC。VINP，VREF，CCLK和COMPOUT的意义与图1类似。

图3.本发明的电路结构图。

图4.本发明最低电压差的比较结果。

图5.几个输入电压的比较结果。

图6.模拟数字转换器的通用框图。

图7SAR ADC框图。

图8Flash ADC框图。

图9Pipeline框图。

图10sigma-delta框图。

图11并联ADC框图。

具体实施方式

图2是Andrea Agnes提出的比较器电路。主要由两个部分组成：电压-时间转换器VTC和输出D触发器。电压-时间转换器由两个支路组成：VTC Input和VTC Reference.VTC Input的输出经过三个反相器I1，I2和I3连到DFF的数据端D而VTC Reference的输出也经过三个反相器I4，I5，和I6连到DFF的触发端。比较器的工作包括两模式。首先在复位模式，CCLK为低电平并通过M7和M1把两个电容C1和C2充电到Vdd.同时VTC两端通过M11和M5接地。这时触发器的输出即比较器的输出保持不变。在比较模式，CCLK会变为高电平并打开M2和M8，同时关断M1，M7，M5，M11.这时两个电容会开始放电而放电的速度由VIN和VREF决定。当M2或M8栅极电压降低到PMOS的阈值V_TP时，相应的管子会把其漏极节点充电到Vdd。当VTC Reference翻转后会触发DFF，所著比较结果。因为这里的DFF是在下降延触发的，所以如果VIN＞VREF，VTC Input会先翻转，当DFF被触发后COMPOUT得到“0”。如果VIN＜VREF，VTC Reference会先翻转触发DFF使得COMPOUT得到“1”，完成比铰功能。这比较器是把输入电压变为延迟而对产生的延迟作比较。

TDC技术是基于以下方程。其中，Δt是充电容C所需要的时间，ΔV是在Δt内电容上电压的变化，I是电流。

$\mathrm{\Δt}=\frac{C\·\mathrm{\ΔV}}{I}---\left(1\right)$

本发明解决其技术问题的技术方案是：本发明提出的TDC结构是基于电压控制延迟单元的电压-时间转换电路VCDL VTC实现，如图3所示。它由两个VCDL VTC(VCDL VTC INPUT和VCDLVTC REFERENCE)、反相器链和一个D触发器DFF组成。VCDL VTC INPUT为输入信号VTC，而VCDLVTC REFERENCE为参考电平VTC。本发明的TDC由于采用VCDL VTC技术降低所消耗的能量，同时大幅度提高比较器的工作速度

本发明的核心电路是VCDL VTC。每个VCDL是用若干级CSI(Current Starved Inverters)串联而得到的。如图3所示，两个VCDL VTC电路均分别由6级CSI串联而成。每级CSI电路由三个晶体管源漏依次相连而成；比如输入信号VTC中第一级CSI由晶体管M1a，M2a和M3a组成，以此类推。参考电平VTC是由M1b～M18b组成，而输入信号VTC由M1a～M18a组成。

参考电平VTC的输出经过一条反相器链连到DFF触发器的时钟信号输入端，而输入信号VTC输出也经过一条反相器链连到DFF触发器的数据输入端。VCDL VTC的作用是把CCLK信号传递到输出端，而传递速度由控制电压的大小来决定的。

本发明的工作原理也有两个模式：在复位模式时，CCLK为低电平，第一个CSI输出为高电平而整个VCDL VTC的输出变为低，而且DFF的输出保持不变。在比较模式时，CCLK变为高电平，第一个CSI的输出变为低。但是这种电平转换的速度由控制电压VIN和VREF分别来决定；控制电压越高电平转换越快，反之亦然。就是说，控制电压越高，CCLK信号到达输出端的时间越短。当参考电平VTC的输入控制电压VREF较输入信号VTC的输入控制电压VIN高时，参考电平VTC的输出端会首先变为高电平，由此触发器的输出状态由高变为低电平(如果原来输出为高电平)或保持低电平(如果原来输出为低电平)；反之，当参考电平VTC的输入控制电压VREF较输入信号VTC的输入控制电压VIN低时，输入信号VTC的输出端会首先变为高电平，之后参考电平VTC的输出端变为高电平并触发DFF，由此触发器的输出状态变为高电平。总之，VCDL VTC先把输入电压转换成时间信号，然后DFF对时间信号作比较确定那个信号先到，所以是一个时间域的比较器。

为了验证本发明的电路改进的性能优势，我们用了spectre^TM仿真工具对电路进行仿真。仿真结果总结在表1中。每个VCDL VTC能耗主要是每个CSI的动态能耗。CSI最大的能耗可以表示为，

$E_{\mathrm{diss}}=C_L{V}_{\mathrm{DD}}^2$

其中，V_DD是电源电压，等于1V；C_L是每个CSI的等效负载电容，等于5fF。所以两个VCDL VTC所消耗的总能量是60fJ.同理，计算可以知道Andrea提出的比较器的能耗为1312fJ.可以看出本发明得到高于20倍的能量减少。在速度方面，本发明可以达到166MHz的速度，比传统TDC提高了约80倍。图4表示，本发明的分辨率为122uV；上面是CCLK信号，中间是VIN和VREF，而下面是比较器输出结果。图5表示本发明在不同的输入电压的比较结果。

本发明的另外一个优点是它是全数字的比较器。它不需要任何放大器，电流源，电容或电阻，而只由晶体管构成。另外，增加每个VCDL VTC输出端的反相器级数可以降低比较器输出抖动；增加CSI数目可以提高比较器的分辨率；以上改进需根据应用需求调整，并不影响本发明的实质内容。本发明可以在各种主要的ADC(图6)里面应用。包括，逐次逼近ADC(如图7)，Flash ADC(如图8)，Pipeline ADC(如图9)和sigma-delta ADC(如图10)，以及并联ADC(如图11)。图9和图11结构中的每个子ADC可以根据应用需求和性能要求采用图7、8、9、10中采用VCDL VTC技术的ADC。

Table 1：比较器性能

	Andrea Agnes	本发明
			工艺(um)	0.18	0.18
电源电压(V)	1	1
			最高工作速度(MHz)	1.875	166
能耗(fJ)	1312	60
			分辨率(bits)	12	13
输入信号范围(V)	0～1	0～1

Claims (2)

1.基于电压控制延迟单元的高速超低功耗比较器，其特征在于，含有：基于电压控制延迟的电压-时间转换部分和触发输出部分，其中：

所述基于电压控制延迟的电压-时间转换部分含有：输入信号的电压-时间转换电路和参考信号的电压-时间转换电路，其中：

输入信号的电压-时间转换电路，由若干级CSI电路依次串联构成，每一级CSI电路含有一个PMOS管，第一NMOS管和第二NMOS管，所述PMOS管的漏极和所述第一NMOS管的源极相连，该第一NMOS的漏极和所述第二NMOS管的源极相连，在第一级CSI电路中，所述PMOS管的栅极和所述第一NMOS管的栅极相连后接入时钟控制信号(CCLK)，在最后一级CSI电路中，最后一个PMOS管的漏极和最后一个第一NMOS管的源极相连，作为所述输入信号的电压-时间转换电路输出端，前一级CSI电路中所述PMOS管的漏极同时和后一级CSI电路中的PMOS管的栅极、第一NMOS管的栅极相连；所述若干级CSI电路中的所有的PMOS管的源极并联后接电源电压(VDD)，所有的第二NMOS管的漏极接地，而所有的第二NMOS管的栅极并联后接入输入信号(VIN)；

参考信号的电压-时间转换电路，也由若干级另外的CSI电路依次串联构成，其中，每一级所述另外的CSI电路中含有一个PMOS管、第一NMOS管和第二NMOS管，该PMOS管的漏极和第一NMOS管的源极相连，该第一NMOS管的漏极和该第二NMOS管的源极相连，在第一级所述另外的CSI电路中，PMOS管的栅极和第一NMOS管的栅极相连后接入时钟控制信号(CCLK)，在最后一级所述另外的CSI电路中，最后一个PMOS管的漏极和最后一个第一NMOS管的源极相连，作为所述参考信号的电压-时间转换电路的输出端，在前一级所述另外的CSI电路中，前一级PMOS管的漏极同时和次级的第一NMOS管的栅极和所述次级的PMOS管的栅极相连；在所述若干级另外的CSI电路中，所有PMOS管的源极并联后接电源电压(VDD)，所有的第二NMOS管的漏极接地，而所有第二NMOS管的栅极并联后接参考信号(VREF)；

所述的触发输出部分，含有：串联的第一反相器(I1)和第二反相器(I2)，串联的第三反相器(I3)和第四反相器(I4)，以及一个D触发器(DFF)，其中，所述第一反相器(I1)的输入端和所述输入信号的电压-时间转换电路的输出端相连，而第二反相器(I2)的输出端和所述D触发器(DFF)的数据输入端(D)相连，所述第三反相器(I3)的输入端和所述参考信号的电压-时间转换电路的输出端相连，而第四反相器(I4)的输出端和所述D触发器(DFF)的时钟信号输入端(CLK)相连；

在复位模式下，时钟控制信号(CCLK)为低电平，所述基于电压控制延迟的电压-时间转换部分的输出为低电平，D触发器(DFF)的输出保持不变；

在比较模式下，所述时钟控制信号(CCLK)为高电平，整个基于电压控制延迟的电压-时间转换部分的输出为高电平，此时，如参考信号(VREF)的电压高于输入信号(VIN)的电压，参考信号的电压-时间转换电路的输出端首先变为高电平，并触发所连D触发器(DFF)，反之，则为输入信号的电压-时间转换器的输出端首先变为高电平，也能触发所连D触发器(DFF)。

2.根据权利要求1所述的基于电压控制延迟单元的高速超低功耗比较器，其特征在于，所述输入信号的电压-时间转换电路和参考信号的电压-时间转换电路都是一个六级CSI电路。

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