CN1874153A - 比较器电路装置,特别是半导体元件的比较器电路装置 - Google Patents

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Abstract

本发明涉及一种具有比较器电路装置(1)的半导体元件以及一种比较器电路装置(1)、特别是一种比较器/接收器电路装置，该比较器电路装置(1)包括第一和第二晶体管(8、9)、以及第三晶体管(10)和第四晶体管(11)，该第一和第二晶体管(8、9)的控制输入彼此相连，输入信号(VIN)被施加到该第三晶体管(10)的控制输入，并且第三晶体管(10)与第一晶体管(8)相连，参考信号(VREFmod、VREF)被施加到该第四晶体管(11)的控制输入，并且第四晶体管(11)与第二晶体管(9)相连，由此，第三晶体管(10)的控制输入通过耦合装置(22)与第一和第二晶体管(8、9)的控制输入相连。

Description

比较器电路装置，特别是 半导体元件的比较器电路装置
技术领域
本发明涉及一种根据权利要求1的前序部分所述的比较器电路装置、特别是一种比较器/接收器电路装置以及具有相应的电路装置的半导体元件。
背景技术
在半导体元件中，特别是例如在诸如(例如基于CMOS工艺的)DRAM(DRAM＝动态随机存取存储器和/或动态读写存储器)、SRAM(SRAM＝静态随机存取存储器)等等的存储器部件中，和/或例如在相应的集成(模拟和/或数字)计算电路以及其它电子电路中，经常使用所谓的比较器/接收器电路装置。
比较器/接收器电路装置用来放大出现在半导体元件输入处的信号、例如脉冲或时钟信号。
时钟信号被用在半导体元件内部，用于按时间顺序协调数据的处理和/或转接。
在传统的半导体元件中，通常使用(出现在单个线路上的)单个时钟信号(即所谓的“单端”时钟信号)。
那么，例如在所有情况下，在单个时钟信号的上升脉冲沿期间(或者可替换地，例如在单个时钟信号的下降脉冲沿期间)转接数据。
此外，已经有了所谓的DDR部件，特别是在现有技术工艺中可得到的DDR-DRAM(DDR-DRAM＝双倍数据速率DRAM和/或具有双倍数据速率的DRAM)。
在DDR部件中，取代出现在单个线路上的单个时钟信号(“单端”时钟信号)，使用出现在两条分离的线路上的两个差动的、反向相等的时钟信号。
例如每次两个时钟信号中的第一时钟信号将其状态从“高逻辑”(例如高电压电平)改变到“低逻辑”(例如低电压电平)时，第二时钟信号(基本上同时地)将其状态从“低逻辑”改变到“高逻辑”(例如从低电压电平改变到高电压电平)。
相反地，无论何时第一时钟信号将其状态从“低逻辑”(例如低电压电平)改变到“高逻辑”(例如高电压电平)，第二时钟信号(还是基本上同时地)将其状态从“高逻辑”改变到“低逻辑”(例如从高电压电平改变到低电压电平)。
在DDR部件中，数据通常是在第一时钟信号的上升沿期间、以及在第二时钟信号的上升沿期间(和/或在第一时钟信号的下降沿期间以及在第二时钟信号的下降沿期间)被转接。
出于这个原因，DDR部件中的数据的转接比相应的具有单个和/或“单端”时钟信号的传统部件更频繁和/或更快速(特别是频繁两倍和/或快两倍)地进行，即数据速率更高，特别是相应的传统部件中的数据速率的两倍高。
传统比较器/接收器电路装置(例如用于放大时钟信号)例如可被构造为具有电流反射镜电路的差动放大器的形式。
经常地，相应的传统比较器/接收器电路装置以这样的方式来构造，以致将输入差动信号(例如差动时钟信号)改变成“单端”信号。
传统比较器/接收器电路装置具有这样的不足，其中对过程变化、电压变化和/或温度变化等相对敏感，相对高的过程变化、电压变化和/或温度变化因此能够影响相应的比较器/接收器电路装置的可靠性。
“输入上升时间-输出上升时间”时滞(和/或“输入下降时间-输出下降时间”时滞)例如可被用作为比较器/接收器电路装置的可靠性的标称参数。
发明内容
本发明旨在得到一种新式的比较器电路装置、特别是一种新式的比较器/接收器电路装置以及包括这种电路装置的半导体元件。
通过权利要求1和21的主题可以实现这些以及其它目标。
本发明的进一步的有益改进被列在从属权利要求中。
根据本发明的一个方面，可得到一种比较器电路，该比较器电路包括第一和第二晶体管、以及第三晶体管和第四晶体管，该第一和第二晶体管的控制输入彼此相连，输入信号VIN被施加到该第三晶体管的控制输入，并将该第三晶体管连接到第一晶体管，参考信号VREFmod和/或VREF被施加到该第四晶体管的控制输入，并将该第四晶体管连接到第二晶体管，由此，通过耦合装置将第三晶体管的控制输入连接到第一和第二晶体管的控制输入。
有益地，该耦合装置包括一电容。
根据本发明的有益方面，该比较器电路装置包括另一个晶体管，输入信号VIN被施加到该另一个晶体管的控制输入，并将该另一个晶体管与第一和第二晶体管的控制输入连接。
该比较器电路装置包括另一个晶体管是特别有益的，输入信号VIN被施加到该另一个晶体管的控制输入，并将该另一个晶体管与第三和第四晶体管连接。
附图说明
下面，通过实施例实例以及附图对本发明做更仔细地描述。在附图中：
图1示出比较器电路装置的示意图，特别是根据本发明的实施例实例的比较器/接收器电路装置的示意图。
具体实施方式
在图1中，示出了比较器的示意图，特别是根据本发明的实施例实例的比较器/接收器电路装置1的示意图。
电路装置1例如可以被安装在半导体元件中，例如可被安装在(基于CMOS工艺)的DRAM存储器部件(DRAM＝动态随机存取存储器和/或动态读/写存储器)、SRAM存储器部件(SRAM＝静态随机存取存储器)等等中，和/或被安装在任何适当的集成(模拟和/或数字)计算电路等等中，和/或(概括地说)可以构成任何其它适当的电子电路的部分。
DRAM存储器部件例如可以是DDR-DRAM(DDR-DRAM＝双倍数据速率DRAM和/或具有双倍数据速率的DRAM)。
这个部件包括两个输入时钟连接(例如与相应管脚相连的相应的部件焊盘)，由此将第一时钟信号clk施加到第一时钟连接，并且将第二时钟信号bclk施加到第二时钟连接，该第一时钟信号clk源自外部时钟信号发生器、即来自外部，该第二时钟信号bclk也是由外部时钟信号发生器产生的。
两个时钟信号clk和bclk例如可以是所谓的差动的、即反相相等的时钟信号：例如每次第一时钟信号clk从“高逻辑”状态变化到“低逻辑”状态时，第二时钟信号bclk(基本上同时地)将其状态从“低逻辑”变化到“高逻辑”。
相反地，每次第一时钟信号clk从“低逻辑”变化到“高逻辑”时，第二时钟信号bclk(基本上同时地)将其状态从“高逻辑”变化到“低逻辑”。
比较器/接收器电路装置1用于放大出现在线路2上的信号VIN，并在相应的输出线路3上得到(源自信号VIN的)输出信号OUT。
输入信号例如可以是上述的时钟信号clk或bclk，或者(在外部出现在半导体元件的相应的管脚上，或者在内部在半导体元件中可得到的)任何其它适合的信号，例如将数据或控制信号施加到该半导体元件的数据或控制输入。
特别地，比较器/接收器电路装置1用于放大出现在线路2处的高频“低摆幅(swing)”信号：如果信号VIN的电压电平高于出现在线路4上的参考信号VREF的电压电平(例如VDD/2，例如0.75V)(和/或如接下来更仔细地描述的参考信号VREFmod的电压电平)，则应当(通过然后为“高逻辑”(或可替换地：“低逻辑”)的相应的输出信号OUT)检测相应的“正”摆幅。相反地，如果信号VIN的电压电平低于出现在线路4上的参考信号VREF的电压电平(例如VDD/2，例如0.75V)(和/或参考信号VREFmod的电压电平)，则应当(通过然后为“低逻辑”(或可替换地：“高逻辑”)的相应的输出信号OUT)检测相应的“负”摆幅。
如从图1中可看出的那样，比较器/接收器电路装置1包括输入级5(“接收器级”)、输出级6(“驱动器级”)、以及参考电平转换器级7(“参考电平转换器”)。
在输入级5中装备了几个用于进行信号放大的晶体管8、9、10、11(这里：相应的n-沟道MOSFET 10、11，以及相应的p-沟道MOSFET 8、9，其中p-沟道MOSFET 9作为电流反射镜，而p-沟道MOSFET 8作为负载)。
p-沟道MOSFET 8、9的源极通过线路12、13与电源电压RCV_SUP相连(由此，RCV_SUP例如可以等于1.5V)。
p-沟道MOSFET 8的栅极通过线路14与p-沟道MOSFET 9的栅极相连。
p-沟道MOSFET 8的漏极通过线路15与输出级6相连，以及通过线路16与n-沟道MOSFET 10的漏极相连。
n-沟道MOSFET 10的栅极与上述的(输入)线路2相连，以及(如在下面更仔细地描述的那样)通过线路17与摆幅/回转限制器电路18相连，通过线路19与另一个摆幅/回转限制器电路20相连，而且通过线路21与AC耦合装置相连。
如进一步从图1中可看出的那样，p-沟道MOSFET 9的漏极通过线路23与n-沟道MOSFET 11的漏极相连。
n-沟道MOSFET 11的栅极通过线路24与上述的参考电平转换器级7相连。
n-沟道MOSFET 10的源极通过线路25与电阻26、电容27、以及n-沟道MOSFET 28的漏极相连。
以相应类似的方式，n-沟道MOSFET 11的源极(通过线路29)也与电阻26、电容27、以及n-沟道MOSFET 28的漏极相连。
电阻26通过线路30与n-沟道MOSFET 31的漏极相连。
n-沟道MOSFET 31的栅极通过线路32与电容27相连，并且通过线路33与n-沟道MOSFET 28的源极相连，以及与可以向其施加使能信号(EN信号)的线路34连接。
n-沟道MOSFET 31的源极通过线路35与地电势RCV_GND相连。
通过施加到线路34的使能信号(EN信号)，相应地控制n-沟道MOSFET31，根据使能信号的状态，比较器/接收器电路装置1中的电源电压RCV_SUP与地电势RCV_GND之间的路径可以被阻断或打开(由此，比较器/接收器电路装置1整体进入禁止状态或使能状态)。
如进一步从图1中可看出的那样，比较器/接收器电路装置1的输出级6包括两个晶体管41、42(并且实际上是n-沟道MOSFET 42和p-沟道MOSFET41)。
n-沟道MOSFET42和p-沟道MOSFET 41的栅极与上述的线路15相连(并且因此与输入级5相连)。
p-沟道MOSFET 41的源极与上述的电源电压RCV_SUP相连，以及n-沟道MOSFET42的源极与地RCV_GND相连。
n-沟道MOSFET42和p-沟道MOSFET 41的漏极与上述的(输出)线路3相连，如上所述，在线路3处可以检测通过比较器/接收器电路装置1得到的输出信号OUT。
如进一步从图1中可看出的那样，比较器/接收器电路装置1的参考电平转换器级7包括多个晶体管51、52、53、54、55、56(并且实际上是多个n-沟道MOSFET 53、54、55、56和多个p-沟道MOSFET 51、52)。
p-沟道MOSFET 51、52的源极与上述的电源电压RCV_SUP相连。
p-沟道MOSFET 51的栅极通过线路57与p-沟道MOSFET 52的栅极相连。
p-沟道MOSFET 51的漏极与n-沟道MOSFET 53的漏极相连，并且p-沟道MOSFET 52的漏极与n-沟道MOSFET 54的漏极相连。
n-沟道MOSFET 53、54的源极与n-沟道MOSFET 55的漏极相连，该n-沟道MOSFET 55的源极与n-沟道MOSFET 56的漏极相连。
n-沟道MOSFET 56的源极与地电势RCV_GND相连，并且n-沟道MOSFET 56的栅极与线路58相连，在该线路58上施加了上述的使能信号(EN信号)(或者任何其它适合的信号)。
n-沟道MOSFET 55的栅极和n-沟道MOSFET 54的栅极与上述的线路4相连(如上所述，在该线路4处出现上述的参考信号VREF)。
借助参考电平转换器级7，参考信号VREF(该参考信号VREF可能遭受相应强烈的波动(例如高达5％))可以被转换成修正后的参考信号VREFmod，该参考信号VREFmod被发送到与n-沟道MOSFET 53的栅极相连的(和/或与n-沟道MOSFET 53的漏极，以及p-沟道MOSFET 51的漏极相连的)线路24上，该参考信号VREFmod只遭受较小的波动(并且例如呈现出比参考信号VREF略高一些的电压电平(例如高出大约100mV的电压电平)，以致输入信号VIN(在内部)不完全与参考信号VREF进行比较，而是与略高一些的参考信号VREFmod进行比较)。
用于使能和/或禁止输入级5和/或比较器/接收器电路装置1的电路部分、例如特别是包括n-沟道MOSFET 31的电路部分和/或用作信号放大器的电路部分、此处为包括n-沟道MOSFET 10、11以及p-沟道MOSFET 8、9的电路部分基本上可以相应类似或同样地构造并且可以操作传统输入级和/或执行相应功能的比较器/接收器电路装置的同样的电路部分(其中除了那些接下来更进一步描述的差别和/或例如从图1中明显得到的其它差别)。
特别地，无论何时线路2上出现的信号VIN的电压电平高于上述参考信号VREF(和/或VREFmod)的上述电压电平时，通过上述用作信号放大器的电路部分将“低逻辑”(或可替换地：“高逻辑”)信号bOUT发送到上述的线路15，这导致，由输出级发送到线路3上的信号OUT呈现出“高逻辑”(或可替换地：“低逻辑”)状态。
相反地，无论何时线路2上出现的信号VIN的电压电平低于上述参考信号VREF(和/或VREFmod)的电压电平时，通过上述用作信号放大器的电路部分将“高逻辑”(或可替换地：“低逻辑”)信号bOUT发送到上述的线路15上，这导致，由输出级发送到线路3上的信号OUT呈现出“低逻辑”(或可替换地：“高逻辑”)状态。
如从图1中可看出的那样，比较器/接收器电路装置1中的上述(第一)摆幅/回转限制器电路18(其用于限制正摆幅)包括一晶体管(此处为n-沟道MOSFET 180)，该晶体管的栅极通过上述线路17与(输入)线路2相连(并由此还与n-沟道MOSFET 10的栅极以及上述线路19、21相连)，并通过线路182与地电势RCV_GND相连。
n-沟道MOSFET 180的漏极通过线路181与上述电源电压RCV_SUP相连。
另外，n-沟道MOSFET 180的源极通过线路184与上述AC耦合装置22相连，并通过线路183与p-沟道MOSFET 8、9的栅极以及p-沟道MOSFET9和/或n-沟道MOSFET11的漏极相连。
AC耦合装置22包括电容185，该电容185通过线路184与摆幅/回转限制器电路18相连(特别是与n-沟道MOSFET 180的源极相连)，并通过线路183与p-沟道MOSFET 8、9的栅极以及与p-沟道MOSFET9和/或n-沟道MOSFET11的漏极相连，以及通过线路21与(输入)线路2(以及n-沟道MOSFET 10的栅极)相连。
(另一个)摆幅/回转限制器电路20(其用于限制负摆幅)包括一晶体管(此处为p-沟道MOSFET 200)，该晶体管的栅极通过上述线路19与(输入)线路2相连(并由此还与n-沟道MOSFET 10的栅极以及上述线路17、21相连)，并通过线路202与线路201相连，该线路201与p-沟道MOSFET 200的源极以及与上述电源电压RCV_SUP相连。
另外，p-沟道MOSFET 200的漏极通过线路204与n-沟道MOSFET 10、11的源极相连，并与电阻26、电容27，以及n-沟道MOSFET 28的漏极相连。
通过上述经由AC耦合装置22、特别是电容185将(输入)线路2与内部电路装置节点A耦合，该内部电路装置节点A控制p-沟道MOSFET 8、9(即p-沟道负载)的栅极，可以使p-沟道MOSFET 8、9的开关性能得到改善，和/或可以(适当充分地)使比较器/接收器电路装置1所实现的信号响应时间得到改善(因为通过AC耦合装置22，被包括在输入信号VIN中的信息可以(提前)切换到节点A，以致可以更快地转变负载晶体管8)。
另外，通过由AC耦合装置实现的耦合，由于过程波动、电压波动和/或温度波动所导致的DC转变电平的变化(至少部分地)得到补偿。
为了防止比较器/接收器电路装置1在输入信号VIN的电压电平(在高频应用中经常出现的)特别快速变化(“上升”)的期间和/或处在特别高或低的输入信号电压电平(特别是当输入信号VIN的电压电平远高于或远低于参考信号VREF和/或VREFmod的电压电平时)的不正确切换(转变)，额外地，在比较器/接收器电路装置1中装备上述摆幅/回转限制器电路18、20(特别是为了防止AC耦合装置22在上述环境中否则可能引起的错误转变，尽管输入信号仍高于(或低于)参考信号VREFmod)。
为了摆幅/回转限制器电路18、20能够实现摆幅/回转限制(如从图1中可看出的那样)，使用(相对弱的)n-沟道(参见，例如特别是n-沟道MOSFET180)，该n-沟道由上述(相对强的)p-沟道负载(特别是p-沟道MOSFET 8、9)来切换/连接，并且还使用(相对弱的)p-沟道(参见，例如特别是p-沟道MOSFET 200)，以便控制比较器/接收器电路装置1的源极耦合点VM处的尾电压(tail voltage)。
因为n-沟道MOSFET180和p-沟道MOSFET200的栅极由输入信号VIN来控制，所以n-沟道MOSFET180和p-沟道MOSFET200每一个都作为“压控电阻”来工作：当输入信号VIN的电压电平上升到高于相应的值(和/或上升太强和/或太快)或下降到低于相应的值(和/或下降太强和/或太快)时，n-沟道MOSFET180和/或p-沟道MOSFET200在每种情况中都被相应地(更强地)接通，由此抵消了输入信号VIN上升和/或下降(太快)导致的由AC耦合装置22引起的负面效应。
在(非临界的)信号电平变化中(即，在输入信号VIN的电压电平的相对慢的变化中，和/或输入信号VIN的电压电平相对低地高于或低于参考信号VREF和/或VREFmod的电压电平)，n-沟道MOSFET180和p-沟道MOSFET200的栅极驱动是相对小的，并且对比较器/接收器电路装置1的操作没有影响或仅有很小的影响。
如从图1中可看出的那样(并且已经在上面描述过)，在比较器/接收器电路装置1中，容性元件(即上述电容27)被连接(实际上是通过晶体管31)在源极耦合点VM与地电势RCV_GND之间。因为电容27两端的电压不能突然改变，所以源极耦合点VM处的电压不能突然跟随输入信号VIN的电压电平状态的变化。这样所带来的影响是，随着输入信号VIN的电压电平状态的变化，与传统比较器/接收器电路装置相比，在n-沟道MOSFET10处可以实现更高的栅源电压，并由此可以进行更快的转变。
对比传统的比较器/接收器电路装置，图1中所示的比较器/接收器电路装置1没有必要显示为对称的结构，而是还可以显示为非对称结构；特别是，与传统比较器/接收器电路装置相反，p-沟道负载(和/或输出侧的p-沟道MOSFET8，以及电流反射镜侧的p-沟道MOSFET9)不是对称的，而是非对称的，和/或在尺寸上是不相等的(特别是例如尺寸上相差大于20％，例如大于40％)。
在图1中所示的比较器/接收器电路装置1中，与传统的比较器/接收器电路装置相比，增加了(与p-沟道MOSFET9相连的)电流反射镜侧的(相对小的)信号阻抗，结果，输出侧能够由这种增加所导致的p-沟道MOSFET8的更大的摆幅来进行更强地驱动。
参考编号
1   比较器/接收器电路装置
2   线路
3   线路
4   线路
5   输入级
6   输出级
7   参考电平转换器级
8   p-沟道MOSFET
9   p-沟道MOSFET
10  n-沟道MOSFET
11  n-沟道MOSFET
12  线路
13  线路
14  线路
15  线路
16  线路
17  线路
18  摆幅/回转限制器电路
19  线路
20  摆幅/回转限制器电路
21  线路
22  AC耦合装置
23  线路
24  线路
25  线路
26  电阻
27  电容
28  n-沟道MOSFET
29  线路
30   线路
31   n-沟道MOSFET
32   线路
33   线路
34   线路
35   线路
41   p-沟道MOSFET
42   n-沟道MOSFET
51   p-沟道MOSFET
52   p-沟道MOSFET
53   n-沟道MOSFET
54   n-沟道MOSFET
55   n-沟道MOSFET
56   n-沟道MOSFET
57   线路
58   线路
180  n-沟道MOSFET
181  线路
182  线路
183  线路
184  线路
185  电容
200  p-沟道MOSFET
201  线路
202  线路
204  线路。

Claims (22)

1、一种比较器电路装置(1)、特别是一种比较器/接收器电路装置，该比较器电路装置(1)包括第一和第二晶体管(8、9)、以及第三晶体管(10)和第四晶体管(11)，该第一和第二晶体管(8、9)的控制输入彼此相连，输入信号(VIN)被施加到该第三晶体管(10)的控制输入，并且该第三晶体管(10)与第一晶体管(8)相连，参考信号(VREFmod、VREF)被施加到该第四晶体管(11)的控制输入，并且该第四晶体管(11)与该第二晶体管(9)相连，由此，该第三晶体管(10)的控制输入通过耦合装置(22)与该第一和第二晶体管(8、9)的控制输入相连。
2、根据权利要求1所述的比较器电路装置(1)，其中，所述耦合装置(22)包括一电容(185)。
3、根据前述权利要求之一所述的比较器电路装置(1)，包括控制装置(18)，用于当所述输入信号(VIN)与所述参考信号(VREFmod、VREF)之间出现大的差值时，限制由所述耦合装置(22)所引起的影响。
4、根据权利要求3所述的比较器电路装置(1)，其中，所述控制装置(18)包括另一个晶体管(180)，所述输入信号(VIN)被施加到该另一个晶体管(180)的控制输入，并且该另一个晶体管(180)与所述第一和第二晶体管(8、9)的控制输入相连。
5、根据权利要求4所述的比较器电路装置(1)，其中，所述另一个晶体管(180)还与所述耦合装置(22)相连。
6、根据权利要求4或5所述的比较器电路装置(1)，其中，将电源电压(RCV_SUP)施加到所述第一、第二以及另一个晶体管(8、9、180)。
7、根据权利要求3到6之一所述的比较器电路装置(1)，包括另一个控制装置(20)，用于当所述输入信号(VIN)与所述参考信号(VREFmod、VREF)之间出现大的差值时，限制由所述耦合装置(22)所引起的影响。
8、根据权利要求7所述的比较器电路装置(1)，其中，当所述输入信号(VIN)的电平高于所述参考信号(VREFmod、VREF)的电平时，所述控制装置(18)限制了由所述耦合装置(22)所引起的影响，并且当该输入信号(VIN)的电平低于该参考信号(VREFmod、VREF)的电平时，所述另一个控制装置(20)限制了由该耦合装置(22)所引起的影响。
9、根据权利要求7或8所述的比较器电路装置(1)，其中所述另一个控制装置(20)包括另一个晶体管(200)，所述输入信号(VIN)被施加到该另一个晶体管(200)的控制输入，并且该另一个晶体管(200)与所述第三和第四晶体管(10、11)的控制输入相连。
10、根据权利要求9所述的比较器电路装置(1)，其中，将所述电源电压(RCV_SUP)施加到所述另一个晶体管(200)。
11、根据前述权利要求之一所述的比较器电路装置(1)，其中，所述第三和第四晶体管(10、11)与容性部件(27)相连。
12、根据权利要求11所述的比较器电路装置(1)，其中，所述另一个晶体管(200)与所述容性部件(27)相连。
13、根据前述权利要求之一所述的比较器电路装置(1)，其中，所述第一和第二晶体管(8、9)是场效应晶体管。
14、根据权利要求13所述的比较器电路装置(1)，其中，所述第一和第二晶体管(8、9)都是p-沟道场效应晶体管。
15、根据权利要求4到14之一所述的比较器电路装置(1)，其中，所述另一个晶体管(180)是场效应晶体管。
16、根据权利要求15所述的比较器电路装置(1)，其中，所述另一个晶体管(180)是n-沟道场效应晶体管。
17、根据前述权利要求之一所述的比较器电路装置(1)，其中，所述第三和第四晶体管(10、11)是场效应晶体管。
18、根据权利要求17所述的比较器电路装置(1)，其中，所述第三和第四晶体管(10、11)是n-沟道场效应晶体管。
19、根据权利要求9到18之一所述的比较器电路装置(1)，其中，所述另一个晶体管(200)是场效应晶体管。
20、根据权利要求19所述的比较器电路装置(1)，其中，所述另一个晶体管(200)是p-沟道场效应晶体管。
21、一种半导体元件，其具有根据权利要求1到20之一所述的比较器电路装置(1)。
22、根据权利要求21所述的半导体元件，其中，所述输入信号(VIN)是该半导体元件的输入信号。
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