CN1428923A - 半导体集成电路器件 - Google Patents

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Abstract

本发明提供一种配备有一种负反馈放大器电路或降压电路的半导体集成电路器件，该电路响应于电源电压的变动而有效地实现输出电压的稳压。一个恒定电流源促使用于设置电流消耗的偏流流经一个差动放大MOSFET。一个电容器被提供于一个外部电源电压与一个预定电路节点之间以便检测外部电源电压的减少。通过使用一个由于这类外部电源的变动而流经电容器的电流来增加差动放大MOSFET的操作电流，从而对应于外部电源电压的减少而执行将输出电压稳压的操作。

Description

半导体集成电路器件
技术领域
本发明涉及一种半导体集成电路器件，及涉及例如一种有效地应用于配备有降压电源电路的半导体器件，该降压电源电路用于降低一个外部电源电压和将它提供给一个内部电路。
背景技术
随着半导体处理技术的发展，已经在减小每个MOSFET尺寸和存储单元尺寸方面取得进展。由于减小器件尺寸，已经能够降低MOSFET的操作电压以便解决例如短沟道效应和热载流子等问题。另一方面，一个半导体集成电路器件的外部电源电压取决于配备有该电路的系统的电源电压。随着在半导体集成电路器件中提出的器件尺寸的减小而降低系统电源电压是困难的。作为一种用于弥补系统电源电压与每个形成于半导体集成电路器件上的MOSFET的操作电压之间的差距，一种降压电路被提供给半导体集成电路器件以便降低对应于系统电源电压的外部电源电压，从而适合于组成内部电路的每个MOSFET。
如图21中所示的这类负反馈放大器电路(电压跟随器)被用作降压电路。如图22中所示，认为一个由恒定电压生成电路所形成的基准电压Vref被输入至负反馈放大器电路并且在该处被功率放大以便形成一个输出电压Vout，此后它作为操作电压被提供给一个负载电路(内部电路)Z，后者的典型电路是由一个电阻器和一个电容器组成的平行电路。作为使用MOSFET的放大器电路的另一个例子，已知有未审查专利出版物Nos.Hei11(1999)-284447，Hei3(1991)-174811，Hei5(1993)-252020，Hei10(1998)-22749等。
发明内容
特别希望将安装于携带式电子设备中的半导体集成电路器件的电流消耗减少至实际上最小。因此，配备有降压电路的半导体集成电路器件需要尽可能地减少降压电路的电流消耗。然而，以上所述例如图21中所示负反馈放大器电路要求有数百μA偏流流经电流源I1a，以便将一个内部电压初始化。可能有以下情况，即在无操作的备用情况下将安装于携带式电子设备中的半导体集成电路器件的电流消耗设为大约0.5μA。产生的问题是为实现这类低功率消耗的降压电路所能允许的电流消耗最多是大约120nA，及无法为这类低功率消耗在半导体集成电路器件中安装降压电路。
本发明的一个目的是提供一种配备有负反馈放大器电路或降压电路的半导体集成电路器件，它能够响应于电源电压的波动而有效地将输出电压稳压。本发明的另一个目的是提供一种配备有负反馈放大器电路或降压电路的半导体集成电路器件，它能够扩大电源电压的操作范围及将输出电压稳压。本说明书和附图的描述将使本发明的以上和其他目的和新颖特征更为明显。
下面将简要地描述本应用中公开的典型发明的概要：一个恒定电流源用于产生一个偏流，用于设置每个差动放大MOSFET中的电流消耗。一个电容器被提供于一个外部电源电压与一个预定电路节点之间以便检测外部电源电压的减少。由于这类外部电源的波动而使电流在电容器中流动，该差动放大MOSFET的操作电流增加，从而执行操作，将一个对应于外部电源电压的减少而变动的输出电压进行稳压。
此外，一个恒定电流源用于使每个差动放大MOSFET中流动一个偏流以便设置电流消耗。一个电容器被提供于一个响应于外部电源电压波动的电路节点与一个接地电位之间，从而检测外部电源电压的升高。由于这类外部电源的波动而使电流在电容器中的流动，该放大MOSFET的操作电流增加，从而执行操作，对一个对应于外部电源电压的升高而变动的输出电压进行稳压。
附图说明
图1是一个用于显示安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的一个实施例的电路图；
图2是一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的另一个实施例的电路图；
图3是一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的又一个实施例的电路图；
图4是一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的还有一个实施例的电路图；
图5是一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的又一个实施例的电路图；
图6是一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的又一个实施例的电路图；
图7是一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的又一个实施例的电路图；
图8是一个用于显示被提供于根据本发明的半导体集成电路器件中的降压电路的一个实施例的电路图；
图9是一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的又一个实施例的电路图；
图10是一个用于阐述被提供于根据本发明的半导体集成电路器件中的电容器的一个实施例的器件结构剖面图；
图11是一个用于阐述被提供于根据本发明的半导体集成电路器件中的电容器的另一个实施例的器件结构剖面图；
图12是一个用于阐述被提供于根据本发明的半导体集成电路器件中的电阻性元件的一个实施例的器件结构剖面图；
图13是一个用于阐述被提供于根据本发明的半导体集成电路器件中的电阻性元件的另一个实施例的器件结构剖面图；
图14是一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的一个实施例的电路图；
图15是一个用于阐述根据本发明的半导体集成电路器件的一个
实施例的配置图；
图16是一个用于阐述一个使用根据本发明的半导体集成电路器件的电子设备的一个实施例的框图；
图17是一个用于描述图1中所示实施例电路的操作的一个例子的波形图；
图18是一个用于描述图1中所示实施例电路的操作的另一个例子的波形图；
图19是一个用于描述图2中所示实施例电路的操作的一个例子的波形图；
图20是一个特性图，用于显示一个差动放大电路的操作电流与操作频率之间的关系；及
图21是一个用于阐述在本发明之前讨论的负反馈放大器电路的一个例子的电路图；
图22是一个用于阐述在本发明之前讨论的降压电路的一个例子的电路图。
具体实施方式
一个安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的一个实施例的电路图被显示于图1中。组成本实施例的相应的电路元件以及其他用于组成半导体集成电路器件的电路元件一起由已知的CMOS半导体制造技术形成于单片基片上。同一图中显示的负反馈放大器电路包括一个由N沟道型MOSFET和P沟道型MOSFET组成的CMOS电路。通过将这些P沟道型MOSFET的栅极(沟道部分)标以箭头而将它们与N沟道型MOSFET区别开。即使在其他电路图中这也是类似的。
根据本发明的负反馈放大器电路组成一个电压跟随器电路，其中它的输出电压被百分之百地反馈从而将一个输入电压(基准电压)进行功放，以便形成或产生一个输出电压Vout。因此，负反馈放大器电路完成一个功放操作以使输出电压Vout变为等于输入电压Vref。输出电压Vout用作一个未阐述的内部电路的操作电压。
根据本实施例的负反馈放大器电路的电源电压Vdd被设为外部电源或从半导体集成电路器件的外部端点提供的电源电压。类似地，一个用作外部电源端点的接地端点被提供于半导体集成电路器件中并且被提供有一个接地电位。该负反馈放大器电路根据电源电压Vdd和接地电位进行操作。输入电压Vref被设为低于外部电源电压Vdd的电压。因此，由根据本实施例的负反馈放大器电路配置的电压跟随器电路用作一个降压电源电路，它通过将外部电源电压Vdd降压而获得一个内部电压Vout。
根据本实施例的的负反馈放大器电路使用两对差动电路。用作第一对或组的差动电路包括N沟道型差动MOSFET Q1和Q2及被提供于它们的公共源极与接地电位之间的P沟道型MOSFET Q8。用作另一组的差动电路包括N沟道型差动MOSFET Q3和Q4及被提供于它们的公共源极与接地电位之间的P沟道型MOSFET Q9。
一个负载电路被公共地提供于两对差动电路之间。该负载电路由一个电流镜像电路组成，该电流镜像电路包括一个二极管连接的P沟道型MOSFET Q6，及MOSFET Q6的栅极和源极分别与其公共地连接的一个P沟道型MOSFET Q5。P沟道型MOSFET Q5和Q6的源极被提供有电源电压Vdd。一个差动电路的MOSFET Q1和Q3的漏极被公共地连接并且连至电流镜像电路的输出侧上的MOSFET Q5的漏极。另一个差动电路的MOSFET Q2和Q4的各漏极被公共地连接并且连至电流镜像电路的输入侧的MOSFET Q6的漏极。
从电流镜像电路的输出侧上的MOSFET Q5的漏极输出的信号被传输至一个P沟道型输出MOSFET Q10的栅极。MOSFET Q10用作可变阻抗装置并且通过一条源极-至-漏极或源极-漏极路径将电源电压Vdd降压，从而形成或产生一个输出电压Vout。其漏极被公共地连接的一个差动电路的MOSFET Q1和Q3的各栅极被公共地提供有输入电压Vref。其漏极被公共地连接的另一个差动电路的MOSFETQ2和Q4的各栅极被公共地提供有输出电压Vout，从而建立百分之百反馈的电压跟随器电路。
虽然不限于具体情况，但当在本实施例中P沟道型MOSFET Q8和Q9用作用于形成差动MOSFET Q1、Q2和Q3、Q4的操作电流的MOSFET时，以下的偏流电路用于稳压地操作这些P沟道型MOSFETQ8和Q9。
一个用于设置偏流的恒定电流源I1被提供于P沟道型MOSFETQ7的栅极和漏极与接地电位之间，而该MOSFET Q7的栅极和漏极是公共地连接的并且被提供为二极管配置。MOSFET Q7的源极连至N沟道型MOSFET Q11的对应的源极，而该MOSFET Q11的栅极被提供有输入电压Vref。虽然不限于具体情况，但MOSFET Q11的漏极连至电源电压Vdd。
在此配置中，由恒定电流源I1所形成的电流流经MOSFET Q11和Q7的串连电路。MOSFET Q7的栅极连至MOSFET Q8和Q9的栅极。MOSFET Q8和Q9的源极分别连至差动Q1、Q2和Q3、Q4的公共源极。P沟道型MOSFET Q7至Q9所形成的结构彼此类似，及差动MOSFET Q1至Q4所形成的结构彼此类似。此外，它们如此形成以使它们之中P沟道型MOSFET和N沟道型MOSFET的阈值电压彼此相等。因此有可能在MOSFET Q8和Q9中的每一个中流动着对应于MOSFET Q7中流动的电流。如果MOSFET Q8和Q9被形成为具有与MOSFET Q7相同的尺寸，则就有可能在MOSFET Q8和Q9中流动着类似于由恒定电流源I1所形成的恒定电流那样的电流。
虽然不限于本实施例的具体情况，为降低功率消耗，在MOSFETQ7至Q9中流动的电流被设为非常小的大约120μA的电流。每个差动放大器电路中采用的操作电流和操作频率之间的关系被显示于图20中。当操作电流被如上所述地设为小值时，操作频率变为非常低，以致无法控制一个输出MOSFET Q10来抑制系统电源的波动而使输出电压Vout不稳定。
在本实施例中，一个电容器C1被提供于差动MOSFET Q1和Q2与电源电压Vdd之间，即使当操作电流没有像以上所述的那样减少得很多，也能将输出电压Vout相对于电源电压Vdd的波动而进行稳压及提供低功耗。电容器C1被人工制成以便具有以下功能：检测电源电压Vdd的减少以及使由于电源电压Vdd的减少而引起电容器C1的放电操作而产生的电流流经差动MOSFET Q1和Q2中从而有助于改进操作频率。
由于表现为输入电压Vref-MOSFET Q1的栅极、MOSFET Q8的源极-源极、MOSFET Q7的栅极-栅极、MOSFET Q11的源极-源极以及栅极-Vref的形式的闭环，相应的MOSFET的各源极和栅极处的节点电位是平衡的。即使在其他差动MOSFET Q3和Q4的情况下，由于与以上所述类似的闭环，MOSFET Q3和Q9的源极以及MOSFET Q9的栅极在电位上是平衡的。
因此，当电源电压Vdd如图17中的波形所示地降低时，如上所述，来自差动电路的输出电压Vout也在根据由这类MOSFET Q8和Q9所形成的操作电流进行操作的差动电路中减少。然而，由于电容器C1的耦合作用，差动MOSFET Q1和Q2的公共源极的节点(1)处的电位也减少。由于节点(1)处电位的减少，一个大于Vref-Vth(N)的电压(a)被加于差动MOSFET Q1和Q2的栅极与源极之间，以使流经差动MOSFET Q1和Q2中的每一个中的电流增加。Vth(N)标示例如由MOSFET Q1作为例子的N沟道型MOSFET的阈值电压。
由于只提供了相对于以上所述差动MOSFET Q1和Q2公共源极的恒定电流流动的基于MOSFET Q8的电流路径，差动MOSFET Q1和Q2中的每一个中流动的对应于以上电压(a)的电流的增加是由平衡电压(Vref-Vth(N))的恢复时电容器C1的放电电流引起的。也即，电容器C1将用于在节点(1)处的电位恢复至初始平衡状态时生成一个放电电流的作用与用于在将电源电压Vdd的减少传输至节点(1)的作用结合起来。
由于将一个电容器C1加至本实施例中的差动放大器电路的这一简单电路配置，差动MOSFET的操作电流被增加以便改进此时用于检测电源电压的减少和将输出电压Vout进行稳压所需操作频率，以此方式，输出MOSFET Q10的栅极处的电压(4)被控制为具有高响应以便减少输出电压Vout(3)的降低。
再次，一个电容器C2被提供于差动MOSFET Q3和Q4的公共源极与接地电位之间。提供这一发明，以便允许电容器C2具有以下功能：与以上功能相反的通过输出电压Vout间接地检测电源电压Vdd的升高的功能及使差动MOSFET Q3和Q4中的每一个中流动的电流和电流源MOSFET Q9的电流随着输出电压Vout的升高而增加从而有助于改进操作频率的功能。
也即，当电源电压Vdd改变而如图17中波形图所示地升高时，输出电压Vout(3)也相应地升高。此时差动MOSFET Q3和Q4的源极处的电位(5)被电容器C2保持为Vref-Vth(N)。因此，差动MOSFET Q4的栅极和源极之间的电压变大，犹如电压(b)一样，以此方式增加在这类放大MOSFET Q4中流动的电流。如上所述，由于只有用作电流源的MOSFET Q9被提供于差动MOSFET Q3和Q4的公共源极处，MOSFET Q4中流动的电流的增加是由电容器C2的放电电流所引起的。
当由于电容器C2的充电电流而使公共源极的节点(5)的电位，试图升高时，MOSFET Q9的栅极和源极之间的电压增加，以致流经MOSFET Q9的电流增加。也即，输出电压Vout由于差动MOSFETQ4、电容器C2和电流源MOSFET Q9之间的相互作用而增加，而这又使流经差动MOSFET Q4的操作电流增加，以致施加于P沟道型MOSFET Q10的栅极上的控制电压(4)升高，从而增加等效电阻值，并且以此方式操作相应的电路以便抑制输出电压Vout的升高。
当这一电源电压Vdd升高时，被提供于差动MOSFET Q1和Q2的公共源极与电源电压Vdd之间的电容器C1使公共源极的节点(1)处的电位升高，从而使MOSFET Q1和Q2分别进入关断状态。此外，一个例如电压(c)的大电压被施加于电流源MOSFET Q8的栅极与源极之间，以使流经这一MOSFET Q8中的电流增加。其结果是，能够依靠流经MOSFET Q8的电流来高速地完成电容器C1的充电操作。也即，由于电容器C1高速地响应于电源电压Vdd的升高而完成其充电操作，即使当电源电压Vdd在以上操作后立即降低，电容器C1也能检测到电源电压Vdd的减少，及每个对应于它的差动MOSFET的操作频率能够得到改进。
由于如上所述地为两个差动电路提供了电容器C1和C2，差动MOSFET Q1和Q2或Q3和Q4的操作电流响应于电源电压Vdd的波动例如减少和升高而临时地增加，因而改进其操作频率。因此，能够预料到这类电容器C1和C2的操作电流的临时增加而减少MOSFETQ8和Q9所设操作电流，以此方式有可能减少功率消耗。
图18中显示图1中其接地电位临时升高的实施例电路的操作波形图。将输出电压Vout保持恒定的操作是以接地电位为基准电位的。因此，图1中所示实施例电路完成类似于图17的操作，其中电源电压Vdd被临时地减少。然而，随着接地电位的升高而将输出电压Vout升高的操作能够将使用接地电位作为基准电位的输出电压Vout保持恒定。
当接地电位按照图18的波形图升高时，节点(2)和(6)处相对于输入电压Vref的电位也相应地升高，而输入电压Vref是以接地电位为基准电位的。此外，差动MOSFET Q3和Q4的公共源极的节点(5)处的电位也以相同方式由于电容器C2的作用而升高。然而，电容器C1中的电压阻止差动MOSFET Q1和Q2的公共源极的节点(1)处的电位升高。由于节点(1)的电位保持不变，一个大于Vref-Vth(N)的电压(a)被施加于每个差动MOSFET Q1和Q2中的每一个的栅极与源极之间，以使每个差动MOSFET Q1和Q2中流动的电流增加。
由于只提供了相对于以上所述差动MOSFET Q1和Q2公共源极的恒定电流流动的基于MOSFET Q8的电流路径，差动MOSFET Q1和Q2中的每一个中流动的对应于以上电压(a)的电流的增加是由平衡电压(Vref-Vth(N))恢复时电容器C1的放电电流所引起的。也即，电容器C1将用于在节点(1)处的电位恢复至初始平衡状态时生成一个放电电流的作用与用于将接地电位的升高传输至节点(1)的作用结合起来。
由于将一个电容器C1加至本实施例中的差动放大器电路的这一简单电路配置，差动MOSFET的操作电流被增加以便改进此时用于检测接地电位的增加和将输出电压Vout进行稳压所需操作频率，以此方式，输出MOSFET Q10的栅极处的电压(4)被控制为具有高响应以便随着接地电位而升高输出电压Vout(3)。
当接地电位被降低而回至如图18中波形图所示初始状态时，差动MOSFET处的公共源极节点(5)处的电位也相应地减少。因此，对其施加输出电压Vout的差动MOSFET Q4的栅极与其源极之间的电压变大，犹如电压(b)一样，以此方式增加在这类放大MOSFET Q4中流动的电流。由于如上所述，只有用作电流源的MOSFET Q9被提供于差动MOSFET Q3和Q4的公共源极处，MOSFET Q4中流动的电流的增加是由电容器C2的充电电流所引起的。
当由于电容器C2的充电电流而使公共源极的节点(5)的电位试图升高时，MOSFET Q9的栅极和源极之间的电压增加，以致流经MOSFET Q9的电流增加。也即，输出电压Vout由于差动MOSFETQ4、电容器C2和电流源MOSFET Q9之间的相互作用而增加，而这又使流经差动MOSFET Q4的操作电流增加，以致施加于P沟道型MOSFET Q10的栅极上的控制电压(4)升高，从而使相应的电路进行操作以便抑制输出电压Vout的升高。
当这一接地电位被降低时，相对于节点(6)处的电位的减少，被提供于差动MOSFET Q1和Q2的公共源极与电源电压Vdd之间的电容器C1所保持的电压促使公共源极的节点(1)处的电位实际上升高，从而使MOSFET Q1和Q2分别进入关断状态。此外，一个例如电压(c)的大电压被施加于电流源MOSFET Q8的栅极与源极之间，以使流经这一MOSFET Q8中的电流增加。其结果是，能够依靠流经MOSFET Q8的电流来高速地完成电容器C1的充电操作。
也即，由于电容器C1高速地响应于接地电位的减少而完成其充电操作，即使在以上操作后如图18中所示地电源电压Vdd立即降低和接地电位立即升高，电容器C1也能检测到电源电压Vdd的减少或接地电位的升高，及每个差动MOSFET的操作频率能够得到相应的改进。
当根据本实施例的负反馈放大器电路在一个降压电路中用作电压跟随器配置时，能够省略电容器C2。也即，当由一个降压电路为一个内部电路包括触发器电路和例如存储单元等的存储器电路提供操作电压时，不允许由于电源电压Vdd的减少或接地电位的升高而使每个触发器电路和存储单元的操作电压减少因而无法保证存储器的正常操作。另一方面，如果即使降压电路临时地抬高电位也容许器件出故障，则不会产生实质的损害或破坏。因此，如果负反馈放大器电路被用于这类电路中，其中只是输出电压即接地电位与输出端点之间的电位减少会成为问题，例如降压电路等的情况，则能够省略差动MOSFET Q3和Q4及电容器C2。
图2中显示一个安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的另一个实施例的电路图。根据本实施例的负反馈放大器电路采用这类发明以便减少其低限操作电压。在图1中所示实施例电路中，需要将基准电压Vref设为一个大于Vth(P)+Vth(N)+VI的电压，其中P沟道型MOSFET的阈值电压被表示为Vth(P)，N沟道型MOSFET的阈值电压被表示为Vth(N)及跨越电流源I1两端的电压被表示为VI。
在根据本实施例的的负反馈放大器电路中，两个N沟道型电流源MOSFET Q17和Q18被分别提供于差动MOSFET Q12和Q13的公共源极与接地电位之间。被提供于电流镜像配置中的P沟道型负载MOSFET Q14和Q15和由其输出电压控制的P沟道型输出MOSFETQ16被提供给差动MOSFET Q12和Q13的漏极。输出MOSFET Q16的漏极和差动MOSFET Q13的栅极彼此相连，以及差动MOSFETQ12的栅极被提供有一个输入电压(基准电压)Vref，从而配置一个电压跟随器电路。
MOSFET Q17被以下电路控制以便当电源电压Vdd升高时(当接地电位降低时)增加操作电流。一个电流源I2促使一个偏流流经被提供于二极管配置中的N沟道型MOSFET Q19和Q21。MOSFET Q21的源极被提供有接地电位，及电流源I2被提供于MOSFET Q19的栅极和漏极与电源电压Vdd之间。其栅极被公共地连至MOSFET Q19和Q21栅极的MOSFET Q20和Q22被提供给MOSFET Q19和Q21。这些MOSFET Q20和Q22被串连。MOSFET Q22的源极被提供有接地电位及MOSFET Q20的漏极被提供有电源电压Vdd。MOSFET Q20和Q22彼此相连处的电压(1)被施加于MOSFET Q17的栅极。一个电容器C3被提供于这一连接点与电源电压Vdd之间。
使用与图1中所示电路类似的方式，一个由恒定电流源I2形成的电流流经MOSFET Q19和Q21的串连电路。由于MOSFET Q21的栅极连至MOSFET Q22的栅极以及MOSFET Q20与MOSFETQ22串连，MOSFET Q19和Q20及MOSFET Q21和Q22分别具有类似结构并且被如此形成以使它们的阈值电压变为彼此相等。因此有可能允许在MOSFET Q20和Q22中流动与MOSFET Q19和Q21中流动电流等效的电流。由于与MOSFET Q22等效的栅极电压被加于MOSFET Q17的栅极上，如果MOSFET Q21、Q22和Q17的尺寸做得相等，则甚至能够使一个类似于由恒定电流源I2所形成电流的电流流至MOSFET Q17。
MOSFET Q18被以下电路控制以便当电源电压Vdd降低时(当接地电位升高时)增加操作电流。一个用于携带或提供偏流的恒电流源I3被提供于配置为二极管形式的P沟道型MOSFET Q25的栅极和漏极与接地电位之间。一个P沟道型MOSFET Q26连同MOSFET Q25被提供于一个电流镜像配置中。一个电容器C4被提供于这些MOSFET Q25和Q26的栅极与接地电位之间以便使一个栅极电压稳压。
MOSFET Q25和Q26的源极连至N沟道型MOSFET Q23和Q24的与它们相对应的源极，后者在它们的栅极处接受一个恒定电压Vdc。因此，P沟道型MOSFET Q25和Q26的源极处的电位彼此相等，以便它们完成电流镜像操作。MOSFET Q23的漏极被提供有电源电压Vdd，及包括P沟道型MOSFET Q27和Q28在内的电流镜像电路被提供于MOSFET Q24的漏极与电源电压Vdd之间。一个二极管连接N沟道型MOSFET Q29被提供于MOSFET Q28的漏极与接地电位之间。MOSFET Q29和MOSFET Q18被连接为电流镜像配置。
使用与图1中所示电路类似的方式，一个由恒定电流源I3形成的电流流经MOSFET Q23和Q25的串连电路。由于MOSFET Q25的栅极连至MOSFET Q26的栅极以及MOSFET Q25与MOSFETQ26串连，MOSFET Q23和Q24及MOSFET Q25和Q26分别形成为类似结构并且被如此形成以使它们的阈值电压变为彼此相等。因此有可能允许在MOSFET Q26和Q24中流动与MOSFET Q25和Q23中流动电流等效的电流。如果MOSFET Q26被形成为在尺寸上与MOSFET Q25相等，则能够将一个类似于由恒定电流源I3所形成恒定电流的电流提供给MOSFET Q26。
为相应地检测电源电压Vdd的变化和每个差动MOSFET Q12和13的操作电流的增加，即使在本实施例中，一个电容器C5也被提供于MOSFET Q24和Q26的连接点与电源电压Vdd之间。虽然不限于具体情况，为降低功率消耗，即使在本实施例中，在每个MOSFET Q17至Q18中流动的电流也被设为非常小的大约120μA的电流。
图19中显示一个用于描述图2中所示实施例电路的操作的一个例子的波形图。当电源电压Vdd按照图19的波形图降低时，在由以上MOSFET Q17和Q18中的每一个所形成的操作电流的作用下，差动电路的输出电压Vout也被减少。
然而，由于电容器C5的耦合作用，P沟道型MOSFET Q26的源极处的节点(6)的电位减少。由于节点(6)处的电位的减少，一个大于Vdc-Vth(N)的电压被施加于MOSFET Q24的栅极和源极之间，从而增加流经MOSFET Q24的电流。
由于只提供了相对于以上所述MOSFET Q24的源极的基于MOSFET Q26的用于促使恒定电流流动的电流路径，MOSFET Q24中流动的电流的增加是由平衡电压(Vdc-Vth(N))的恢复时电容器C5的放电电流的引起的。电流增加的结果是通过MOSFET Q27-Q28-Q29-Q18的电流镜像电路将差动MOSFET Q12和Q13中的每一个的操作电流增加。因此，电容器C5将用于在节点(6)处的电位恢复至初始平衡状态时生成一个放电电流以便增加差动MOSFET Q12和Q13中的每一个的操作电流的作用与用于将电源电压Vdd的减少传输至节点(6)的作用结合起来。
由于增加每个差动MOSFET的操作电流以便改进为检测电源电压Vdd的减少和如同本实施例地将此时输出电压Vout进行稳压所需操作频率，输出MOSFET Q16的栅极处的电压(4)被控制为高响应以便有可能减少输出电压Vout(3)的下降。
当电源电压Vdd被降低时，节点(1)处的电位被电容器C3降低。因此，流经MOSFET Q20中的电流以与MOSFET Q24类似的方式增加以使电容器C3放电以便获得平衡电压Vth(N)。
当电源电压Vdd变化而如图19中波形图所示地升高时，输出电压Vout(3)也相应地升高。此时连至MOSFET Q17的栅极的节点(1)处的电位通过电容器C3的耦合作用而升高。随着节点(1)处的电位的升高，流经MOSFET Q17的电流增加并且促使MOSFET Q12和Q13中的每一个的操作电流增加。差动MOSFET Q12和Q13中的操作电流增加以便使提供给P沟道型输出MOSFET Q16的栅极的控制电压(4)升高，从而增加等效电阻值及因而抑制输出电压Vout的升高。
当这一电源电压Vdd升高时，被提供于MOSFET Q24的源极与电源电压Vdd之间的电容器C5使电源节点(6)处的电位升高，以使MOSFET Q24进入关断状态。相对于MOSFET Q26电源电位的升高，由于栅极电压稳定地处于原来值Vdc-Vth(N)-Vth(P)，电流源MOSFET Q26的栅极和源极之间的电压变大以便增加流经MOSFETQ26的电流。其结果是，能够使用流经MOSFET Q26的电流高速地将电容器C5充电。也即，由于电容器C5高速地响应于电源电压Vdd的升高并且完成其充电操作，即使当电源电压Vdd在以上操作后立即降低，电容器C5也能检测到电源电压Vdd的减少，及每个对应于它的差动MOSFET的操作频率能够得到改进。
由于如上所述地为两个差动电路提供了电容器C3和C5，根据MOSFET Q17和Q18的以上操作，差动MOSFET Q12和Q13的操作电流响应于电源电压Vdd的波动例如减少和升高而临时地增加，因而改进其操作频率。因此，能够预料到这类电容器C3和C5的操作电流的临时增加而减少由MOSFET Q17和Q18所设置的操作电流，以此方式有可能减少功率消耗。
本实施例的另一个特征在于能够减少操作电压Vdd或降低输出电压Vout。如图19中所示，一个输入电压(基准电压)Vref可以优选地大于MOSFET Q12和Q13等中的每一个的阈值电压Vth(N)+MOSFET Q17的源极和漏极之间的电压。换言之，输入电压能够被设为低于图1的实施例中采用的基准电压的最低电压＝Vth(P)+Vth(N)+VI。附带地，每个P沟道型MOSFET的阈值电压Vth(P)被表示为绝对值。
虽然接地电压的升高操作没有具体地描述于图2中所示实施例中，但接地电压的升高等效于图1的电路中的电源电压Vdd的变化方式，及接地电压的减少等效于电源电压Vdd的升高。因此，根据类似于图1中的实施例电路的操作来稳压输出电压Vout。
图3中显示一个用于显示安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的又一个实施例的电路图。本实施例是图1实施例的修改，并且与图1实施例的主要差别在于电流源电路被提供给差动MOSFET Q1、Q2和Q3和Q4的公共射极中的每一个。
MOSFET Q71与图1中所示MOSFET Q7完全相同。与MOSFETQ71串连的MOSFET Q72在其栅极处提供有一个恒定电压Vs，因此组成图1的恒定电流源I1。在本实施例中，提供N沟道型Q82和Q92，它们在它们栅极处接收恒定电压Vs。这些MOSFET Q82和Q92被分别提供为差动MOSFET Q1、Q2和Q3、Q4的公共源极以便提供恒定电流。
图1的实施例中采用的对应于MOSFET Q8和Q9的P沟道型电流源MOSFET Q81和Q91被提供于一个与这些MOSFET Q82和Q92平行的配置中，以便等效地完成电流镜像操作，该电流镜像操作类似于图1的实施例连同组成偏流的MOSFET Q17一起操作的方式。通过将每个N沟道型MOSFET Q82和Q92所形成的恒定电流与对应于每个P沟道型Q81和Q91的电源电压Vdd的波动的可变电流组合而获得的电流被用作每个差动MOSFET Q1、Q2和Q3、Q4的操作电流。
在本实施例中，除以上所述电流源电路中的变化之外，一个用于防止振荡等的相位补偿电容器C6还被提供于P沟道型输出MOSFETQ10的栅极和漏极之间。由于根据本发明的电路操作类似于显示于图1中的实施例电路的操作，它的描述将被省略。
图4中显示一个用于显示安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的又一个实施例的电路图。本实施例是图3中所示实施例的修改。差动电路的负载电路的变动被主要地加至图3的实施例电路中。
在本实施例中，差动电路的P沟道型负载MOSFET Q5和Q6被提供为一个推拉输出配置而不连接于电流镜像配置中，从而增加差动电路的输出幅值，即施加于输出MOSFET Q10的栅极上的控制电压的信号幅值。
P沟道型MOSFET Q5被提供有一个二极管连接的P沟道型MOSFET Q51并且被设为电流镜像配置。MOSFET Q51将一个差动电路的输出电流改变为一个推电流并且允许它流经一个被提供于接地电位侧的二极管连接的N沟道型MOSFET Q52中。在电流镜像配置中MOSFET Q62连至MOSFET Q52。
类似地，P沟道型MOSFET Q5也被提供有一个二极管连接的P沟道型MOSFET Q61和被提供于电流镜像配置中。一个推拉配置被如此设置以使MOSFET Q61将另一个差动电路的输出电流改变为一个推电流，及输出一个被提供于接地电位侧的MOSFET Q62所形成的推电流和拉电流之间的差别。一个包括这些P沟道型MOSFET Q61和N沟道型MOSFET Q62的推拉电路形成一个被放大的输出信号以便驱动P沟道型MOSFET Q10。
由于使用这类推拉输出电路，差动电路的输出幅值被增加以便允许对输出MOSFET Q10进行有效控制。在本实施例中，电容器C7被提供于组成电流源电路和偏流电路和接地电位的MOSFET Q71、Q81和Q91的各栅极之间以便使施加于MOSFET Q71、Q81和Q91的栅极上的电压稳压。
图5中显示一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的又一个实施例的电路图。本实施例是图3实施例的修改。在本实施例中，对图4的实施例电路增加对输出电路和相位补偿电路的改动。
在本实施例中，一个输出MOSFET Q10被配置为相对于图4实施例电路的一个N沟道型。与此相关的是，作为选代内容，一个MOSFET Q62被二极管连接至差动电路中的MOSFET Q52，及MOSFET Q51和Q52组成一个推拉输出电路。这类推拉输出电路的一个输出信号被施加于N沟道型输出MOSFET Q10的栅极。该相位补偿电路配备有一个插入于输出MOSFET Q10的源极与一个输出端点Vout之间的电阻器R1，及一个插入于输出MOSFET Q10的源极输出端与MOSFET Q61和Q62的连接点之间的一个电容器C6。
图6中显示一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的又一个实施例的电路图。本实施例是图2中所示实施例的修改。相对于图2中所示实施例电路，阐述了差动电路的输出段的修改和恒定电流源I2和I3的具体配置。
差动电路的输出段中使用包括MOSFET Q14、Q141、Q142、Q15、Q151和Q152的推拉电路的方式类似于图4和5。因此有可能增加提供给P沟道型输出MOSFET Q16的栅极的控制电压的信号幅值。
一个接收栅极及其电源之间的恒定电压Vs的N沟道型MOSFETQ31形成一个电流并且将它提供给一个电流镜像电路，该电流镜像电路包括被提供于电源电压Vdd侧的P沟道型MOSFET Q32和Q33。MOSFET Q33用作图2的恒定电流源I2。类似地，一个接收栅极及其电源之间的恒定电压Vs的N沟道型MOSFET Q30形成一个恒定电流并且用作图2的恒定电流源I3。
图7中显示一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的又一个实施例的电路图。本实施例是图1实施例的修改。与图1相关联，图6的实施例电路用作一个用于检测电源电压Vdd中的升高的电路。也即，N沟道型MOSFET Q9被提供于差动MOSFET Q3和Q4的公共源极与接地电位之间。一个对应于图9的MOSFET Q17的电路被提供于MOSFET Q9的栅极处。
与图6的方式类似，一个接收栅极及其电源之间的恒定电压Vs的N沟道型MOSFET Q35形成一个电流并且将它提供给一个电流镜像电路，该电流镜像电路包括被提供有电源电压Vdd的P沟道型MOSFET Q36和Q37。MOSFET Q37用作图2的恒定电流源I2。具有二极管配置的N沟道型MOSFET Q38和Q40用于导通以上所述电流。MOSFET Q40的源极被提供有接地电位。其栅极被公共地连接的MOSFET Q39和Q41被提供给MOSFET Q38和Q40。这些MOSFETQ39和Q41是串连的。MOSFET Q41的源极被提供有接地电位。MOSFET Q20的漏极被提供有电源电压Vdd。MOSFET Q9的栅极连至MOSFET Q20和Q22的连接点，及一个电容器C9被连接于这一连接点与电源电压Vdd之间。
图8中显示一个用于显示被提供于根据本发明的半导体集成电路器件中的降压电路的一个实施例的电路图。根据本实施例的降压电路基本上包括一个恒定电压生成电路和两个负反馈放大器电路PA1和PA2，其中该恒定电压生成电路用于形成或产生一个与降压电压Vout相关联而设置的基准电压Vref。该降压电路形成一个操作电压Vout(降压电压)，该电压被提供给一个等效于包括一个电阻器RL和一个电容器CL的电路的内部电路。
当该内部电路处于激励状态中时，根据该内部电路的操作，半导体集成电路器件具有相对地大的电流消耗。该内部电路根据其操作状态改变电流消耗并且改变其高频。为将相对于其操作电流的改变而引起的例如对应于内部电路操作电压的变化的降压电压Vout进行稳压，负反馈放大器电路PA1被设计为由MOSFET Q44形成一个足够的偏流。例如，该偏流被设为约数百μA。
当该内部电路如上所述地处于激励状态中时，内部电路所消耗或使用的电流增加。即使为降压电路设置一个数百μA的偏流，它的比例仍然是低的。因此，宁愿使用这类降压电路进行降压而不是增加这类电流消耗，以便避免每个MOSFET微制造中的短沟道效应和热载流子的问题。
然而，如果当半导体集成电路器件的内部电路被设为备用状态时，这一数百μA的电流继续流入降压电路中，则它将很大地超过电池驱动携带式小型电子设备所需备用电流。因此，如果使用例如一个犹如芯片选择信号/CS那样的信号将半导体集成电路器件设为备用状态，则MOSFET Q44被设为关断状态以便抑制或降低负反馈放大器电路PA1的操作。
当负反馈放大器电路PA1以此方式被不激励时，换言之，当半导体集成电路器件被设为备用状态时，负反馈放大器电路PA2用于形成内部电路降压电压。负反馈放大器电路PA2包括如图1和2中的每一个图中示例的实施例电路，及如上所述地将其操作电流下降至大约120μA。由于当半导体集成电路器件处于备用状态中时，基本上只有泄漏电流流入内部电路，可以简单地对泄漏电流所引起的降压电压Vout的减少进行补偿。
在以上所述携带式电子设备中，并不是所有功能都被提供于一个半导体集成电路器件中。一般而言，一个系统由多个半导体集成电路器件组成，这些半导体集成电路器件包括外围电路例如存储器等，它具有控制器件例如用作中心的CPU等。一个系统通常使多个半导体集成电路器件分享电源电压Vdd和接地电位。当一个半导体集成电路器件被设为备用状态时，其他半导体集成电路器件通常是被激励的。
因此当其他半导体集成电路器件被激励而内部电路的操作电压由置于备用状态中的负反馈放大器电路PA2所保持时，在系统的电源电压Vdd和接地电位中产生噪音，以致被保持于备用状态中的半导体集成电路器件的电源电压Vdd和接地电位都变化。因此，为被保持于备用状态中的半导体集成电路器件完成降压操作的负反馈放大器电路必须具有一种功能，能够相对于电源电压Vdd和接地电位中的这类变动而使提供给内部电路的降压电压得到稳压。
图1和2每1图中所示例的负反馈放大器电路具有如上所述的相对于电源电压Vdd和接地电位中的变动而使提供给内部电路的降压电压得到稳压的功能。此外，负反馈放大器电路能够提供非常小的备用电流消耗，并且被配置为一个适合于用作本实施例中描述的这类降压电路的负反馈放大器电路PA2。
如果在被保持于备用状态中的半导体集成电路器件中的内部电路中只流动泄漏电流，及电源电压Vdd和接地电位中的变动被简单地处理，则降压电压Vout能够被负反馈放大器电路PA2进行稳压。然而，内部电路的一部分所具有的电位用于临时地完成由于噪音突发等所造成的未曾预料的操作。在此情况下，当电源电压Vdd和接地电位是恒定的而只有降压电压Vout变动时，则当电源电压Vdd和接地电位变动时，负反馈放大器电路PA2并不具有增加操作电流的功能。
因此，当电源电压Vdd和接地电位为如上所述地恒定而只有降压电压Vout变动时，内部电路的操作电压极大地下降以致需要相当长的一段时间来将它恢复。当一个存储器电路例如寄存器、一个存储器单元等被包括于内部电路中时，产生一个问题，即如果内部电路的操作电压如上所述地极大地下降以致需要相当长的一段时间来将它恢复，则所保持的存储器信息将被丢失。
当在本实施例中提供一个用于检测降压电压Vout的电路及降压电压Vout如上所述地减少时，不管负反馈放大器电路是否处于备用状态，它都被置于操作状态，从而及时地将降压电压Vout中的上述变动加以恢复并且达到其稳压状态。
MOSFET Q40的栅极被提供有一个基准电压Vref，及其源极被提供有一个降压电压Vout。一个用作负电阻器、其栅极被提供有接地电位的P沟道型MOSFET Q41被提供于MOSFET Q40漏极与电源电压Vdd之间。如果Vref-Vout＜Vth(N)，则MOSFET Q40被置于关断状态，以及如果Vref-Vout＞Vth(N)，则MOSFET Q40被置于接通状态，因此有可能使用阈值电压Vth(N)检测降压电压Vout。
MOSFET Q41响应于MOSFET Q40的接通状态/关断状态而形成一个电压信号。该电压信号被一个反相放大器电路放大，该反相放大器电路包括一个用于构成放大元件的P沟道型MOSFET Q42和一个构成负载元件的N沟道型MOSFET Q43，然后该被放大的信号被一个CMOS反相器电路INV1进一步反相和放大，从而形成一个电压检测信号。
该电压检测信号和芯片选择信号/CS被输入至一个NAND栅极电路G1，以使从NAND栅极电路G1输出的信号用于控制用于形成负反馈放大器电路PA1的操作电流的MOSFET Q44。也即，即使在芯片选择信号/CS处于低电平的半导体集成电路器件的激励状态下以及在芯片选择信号/CS处于高电平的半导体集成电路器件的备用状态下，负反馈放大器电路PA1都在降压电压Vout减少时进入操作状态，从而有力地将降压电压Vout进行稳压。
图9中显示一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的又一个实施例的电路图。本实施例是图5或7中所示实施例的修改。被提供于差动MOSFET Q1和Q2的公共射极处的电流源MOSFET、它的控制电路和被提供于差动MOSFETQ1、Q2和Q3、Q4处的输出电路部分对应于图5的实施例电路。被提供于差动MOSFET Q3和Q4的公共射极处的电流源MOSFET和它的控制电路与根据图7实施例的电路相关联。
图10中显示一个用于阐述被提供于根据本发明的半导体集成电路器件中的电容器的一个实施例的器件结构剖面图。根据本实施例的电容器主要用于检测电源电压Vdd和接地电位的变动和负反馈放大器电路的操作电流的增加，对应于负反馈放大器电路中提供的电容器C1和C2。此外，该电容器可以用于使偏压稳压，犹如电容器C4等，并且补偿相位，例如电容器C6。
根据本实施例的电容器使用一个MOS电容器。虽然没有具体限制，但一个类似于MOSFET的栅极的导体被提供于P型半导体基片的表面上形成的N行井区上，其绝缘薄膜类似于每个被放置于其间的MOSFET的栅极绝缘薄膜。该导体被配置为电容器的一个电极A。N+型扩散层被形成于N型井的外围部分，该N型井被配置为电容器的另一个电极B。该MOS电容器被配置为将导体和N型井用作两个电极及将放置于其间的绝缘薄膜用作介质材料。偶然P型半导体基片被提供有一个基片偏压SUB例如接地电位。一个P+扩散层被提供于基片表面上以便提供电压SUB。
图11中显示一个用于阐述被提供于根据本发明的半导体集成电路器件中的电容器的另一个实施例的器件结构剖面图。根据本实施例的电容器也使用一个MOS电容器。虽然没有具体限制，但一个类似于MOSFET的栅极的导体被提供于N型半导体基片的表面上形成的P型井区上，其绝缘薄膜类似于每个被放置于其间的MOSFET的栅极绝缘薄膜。该导体被配置为电容器的一个电极A。类似于MOSFET的源极和漏极的N+扩散层被提供于该导体的两侧。用于向P型井提供偏压的P+型扩散层被形成于N型井的外围部分，并且通过一条由导体组成的布线与N+扩散层连接在一起。P+型扩散层被配置为电容器的另一个电极B。该MOS电容器被配置为将该导体和形成于P型井表面上的井用作两个电极及将放置于其间的绝缘薄膜用作介质材料。偶然P型半导体基片被提供有一个基片偏压例如电源电压Vdd。一个N+扩散层被提供于基片表面上以便提供电压VDD。
图12中显示一个用于阐述被提供于根据本发明的半导体集成电路器件中的电阻性元件的一个实施例的器件结构剖面图。根据本实施例的电阻性元件用作用于组成图5的相位补偿电路的电阻器R1。在硅基片上形成的电场绝缘薄膜上形成一层多晶硅层，并且用作一个电阻性元件。一个用于构成电阻性元件的半导体杂质被引入多晶硅层。
图13中显示一个用于显示被提供于根据本发明的半导体集成电路器件中的电阻性元件的另一个实施例的器件结构剖面图。根据本实施例的电阻性元件用作用于组成图5的相位补偿电路的电阻器R1。在本实施例中，一层扩散层用作电阻性元件。虽然没有具体限制，但一个类似于P沟道型MOSFET的源极和漏极的P+型扩散层被形成于P型半导体基片表面上形成的N型井区上，并且用作电阻性元件。偶然地，一个电源电压VDD被提供给N型井作为偏压，及P型半导体基片被提供有一个基片偏压SUB例如接地电位。为提供电源电压VDD，该N型井被提供有一层N+扩散层。为提供电压SUB，在基片的表面上提供一层P+扩散层。
图14中显示一个用于阐述安装于根据本发明的半导体集成电路器件中的负反馈放大器电路的一个实施例的电路图。根据本实施例的的负反馈放大器电路是图8中所示负反馈放大器电路的一个具体电路。如上所述的这一电流源MOSFET Q44为差动MOSFET Q45和Q46形成一个操作电流。一个包括提供于电流镜像配置中的P沟道型MOSFET Q47和Q48的负载电路被提供于这些MOSFET Q45和Q46的漏极处。此差动电路的输出电压通过一个P沟道型输出MOSFETQ49被输出。一个电压跟随器操作被完成以便将MOSFET Q49的一个漏极输出反馈至差动MOSFET Q46的栅极，以及施加一个基准电压Vref于差动MOSFET Q45的栅极，从而形成一个对应于基准电压Vref的输出电压Vout。
图15中显示一个用于显示根据本发明的半导体集成电路器件的一个实施例的配置图。本实施例意在用于半导体集成电路器件由一个叠层组件配置的情况。例如，芯片1和芯片2以叠层形式被组装或安装于一片基片上。在此情况下，采用一个叠层结构，其中当例如芯片2的芯片尺寸是小时，芯片1被提供为一片被倒装的小芯片。基片通过焊线连至相应的芯片。
一个半导体存储器件被配置为具有一个采用于携带式设备中的由电池驱动的犹如芯片1的闪烁存储器以及犹如芯片2的SRAM。当完成一个快速存储器操作时，能够例如访问SRAM，同时访问闪烁存储器中的非易失性数据。通过将一个半导体集成电路器件配备为具有两种类型的存储器芯片，它们成为适用于一种要求减少尺寸和重量的携带式电子设备。
图16中显示一个用于阐述一个使用根据本发明的半导体集成电路器件的电子设备的一个实施例的框图。虽然没有具体限制，但根据本实施例的的电子设备意在用于携带式电子设备中。
根据本实施例的的电子设备包括一个控制器IC、一个NOR闪烁存储器和一个SRAM(静态RAM)。控制器IC由一个例如单芯片微机组成。相应的IC的各数据端点通过由多条信号线组成的数据总线彼此连接。从控制器IC的地址端点输出的地址信号通过一条地址总线被提供给两片存储器芯片的与它们对应的地址端点。控制器IC具有用于两片存储器芯片的控制端点，并且通过控制总线连至相应的存储器芯片的控制端点。
虽然没有具体限制，但当控制器IC访问NOR闪烁存储器时，提供一个从相应的地址端点提供的地址信号和一个从相应的控制端点提供的控制信号。如果从控制信号中给出一个用于指令写入的写操作，则写数据被从控制器IC的相应数据端点输入至闪烁存储器的相应数据端点。如果从控制信号中给出一个用于指令读取的读操作，则读数据被从闪烁存储器输入至控制器IC的相应数据端点中。
虽然没有具体限制，但当控制器IC访问SRAM时，提供一个从相应的地址端点提供的地址信号和一个从相应的控制端点提供的控制信号。如果从控制信号中给出一个用于指令写入的写操作，则写数据被从控制器IC的相应数据端点输入至SRAM的相应数据端点。如果从控制信号中给出一个用于指令读取的读操作，则从SRAM输出的读数据被输入至控制器IC的相应数据端点中。
在本实施例中，虽然没有具体限制，但一个从系统电源(2)提供给电源端点的电压和一个通过回流阻止二极管(4)从备用电池(3)提供给它的电压用于将SRAM的存储器信息设为非易失性。一个电源电压被从一个系统电源(1)提供给闪烁存储器。作为备用电池(3)，使用一个小容量的钮扣电池。因此，在使用这类电池完成存储器信息的备用操作时，需要将SRAM消耗的电流尽可能地减少，以便增加电池寿命。
例如，系统电源(2)被中断或关断及SRAM被保持为备用状态以便由备用电池保留存储器信息。当在电源电压(2)供电的状态下控制器IC在闪烁存储器上实现写和读操作时，由于流经这一存储器的操作电流或由于流经控制器IC的操作电流等，在系统电源(1)和接地电位中产生很大噪音。由于SRAM中的以上所述的系统电源(2)是与系统电源(1)隔开和断开的，在电源端点上没有噪音。然而，由于接地电位是公共地使用的，当控制器IC在闪烁存储器上实现写和读操作时，在接地电位上存在噪音。因此，在这类备用状态下，使用以上所述负反馈放大器电路PA2对降压电压Vout进行稳压，从而在实用中达到保持存储器信息的目的。
当SRAM被保持于备用状态中及当在系统电源被公共地提供给闪烁存储器和SRAM的电源端点的配置中在闪烁存储器上实现写和读操作时，在访问闪烁存储器时产生的电源噪音甚至被传输至SRAM。因此，在这类备用状态下，使用为SRAM提供的以上所述负反馈放大器电路PA2对降压电压Vout进行稳压，从而在实用中达到保留存储器信息的目的。
虽然本发明者所作的以上发明已通过所述实施例而具体地得到了描述，但本发明不限于各实施例。无需提及，能够在不背离它的实例的情况下作出不同变动。例如，基准电压被设为低于降压电压的电压，及可以由一个负反馈放大器电路完成电压放大操作。在此情况下，可以根据反馈量设置电压增益。如果输出电压的二分之一被反馈，则基准电压能够被减少至输出电压的二分之一。
本发明的发明者和应用者知道本发明应用的说明除权利要求书所规定的发明内容之外，还包括例如以下(1)至(9)的组成元件。
(1)一种半导体集成电路器件，包括：
一个第一电源端点，它接收第一电源电压；
一个内部电压生成电路，它将第一电源电压转换为第二电源电压；
一个内部电路，它响应于第二电源电压而操作；及
一个接地端点，它接收接地电位，
其中内部电压生成电路包括一个第一MOSFET，一个第二MOSFET，一个第一电流源、它连至第一和第二MOSFET的公共源极，一个负载电路、它被提供于第一和第二MOSFET与外部电源端点之间，一个第三MOSFET、用于根据第一和第二MOSFET中的至少一个输出信号来输出内部电压，以及一个第四MOSFET、它构成一个电容性元件。
其中一个基准电压被提供给第一MOSFET的栅极，及一个根据第三MOSFET输出信号的信号被输入至第二MOSFET的栅极，
其中第四MOSFET的栅极用作电容性元件的一个电极，及一个第四MOSFET的源极和漏极与其连接的公共节点用作该电容性元件的另一个电极，及
其中该电容性元件被连接于公共源极与第一电源端点之间。
(2)一种半导体集成电路器件，包括：
一个第一电源端点，它接收第一电源电压；
一个电压生成电路，它用于输出一个低于第一电源电压的第二电源电压；及
一个接地端点，它接收接地电位，
其中电压生成电路包括一个第一MOSFET，一个第二MOSFET，一个第三MOSFET、它具有在第一和第二MOSFET的公共源极与接地端点之间的源极-漏极路径，一个负载电路、它被提供于第一和第二MOSFET与第一电源端点之间，一个驱动电路、用于形成一个提供给第三MOSFET栅极的电压，以及一个第四MOSFET、它根据从负载电路获得的信号输出第二电源电压，
其中一个基准电压被提供给第一MOSFET的栅极，及一个根据第四MOSFET输出信号的信号被输入至第二MOSFET的栅极，及
其中该驱动电路包括一个第五MOSFET、它构成一个电容性元件，及一个第五MOSFET的栅极用作该电容性元件的一个电极，一个第五MOSFET的源极和漏极与其连接的公共节点用作该电容性元件的另一个电极，及该电容性元件被连接于公共源极与第一电源端点之间。
(3)一种半导体集成电路器件，包括：
一个第一电源端点，它接收第一电源电压；
一个接地端点，它接收接地电位；及
一个电压生成电路，它用于形成一个低于第一电源电压的第二电源电压，
其中内部电压生成电路包括一个第一MOSFET，一个第二MOSFET，一个连至第一和第二MOSFET的公共源极的电流源，一个负载电路、它被提供于第一和第二MOSFET与第一电源端点之间，一个电容性元件、它被连接于公共源极与接地端点之间，及一个第三MOSFET、它根据从负载电路获得的信号输出第二电源电压，
其中一个基准电压被提供给第一MOSFET的栅极，及一个根据第三MOSFET输出信号的信号被输入至第二MOSFET的栅极，
其中接地电位的变动通过电容性元件被传输至公共源极，
其中电流源包括一个第四MOSFET，它具有一个连至公共源极的源极和一个连至接地电位的漏极，以及当接地电位在一个方向内变动以使第一电源电压与接地电位之间的差别变小时，通过第四MOSFET提供给电容性元件的充电电流增加。
(4)一种半导体集成电路器件，包括：
一个第一电源端点，它接收第一电源电压；
一个第二电源端点，它接收第二电源电压；
一个负反馈放大器电路，它将第一电源电压转换为一个内部电压；及
一个内部电路，它接收内部电压和作为电源电压的第二电源电压，
其中负反馈放大器电路被提供有一个第一电导率型的第一MOSFET，一个第一电导率型的第二MOSFET，一个第二电导率型的第三MOSFET、它具有连接于第一和第二MOSFET的公共源极与第二电源端点之间的源极-漏极路径，以及一个电容性元件、它被连接于公共源极与第一电源端点之间。
(5)一种半导体集成电路器件，包括：
一个第一电源端点，它接收第一电源电压；
一个第二电源端点，它接收第二电源电压；
一个负反馈放大器电路，它将第一电源电压转换为一个内部电压；及
一个内部电路，它接收内部电压和作为电源电压的第二电源电压，
其中负反馈放大器电路被提供有一个第一电导率型的第一MOSFET，一个第一电导率型的第二MOSFET，一个第二电导率型的第三MOSFET、它具有连接于第一和第二MOSFET的公共源极与第一电源端点之间的源极-漏极路径，以及一个电容性元件、它被连接于公共源极与第二电源端点之间。
(6)一种半导体集成电路器件，包括：
一个第一电源端点，它接收第一电源电压；
一个第一负反馈放大器电路和一个第二负反馈放大器电路，它们中的每一个用于形成一个低于第一电源电压的第二电源电压，及
一个内部电路，它被提供有作为电源电压的第二电源电压，
其中第一负反馈放大器电路包括一个第一MOSFET，一个第二MOSFET，一个第一电流源、它连至第一和第二MOSFET的公共源极，以及一个第一负载电路、它被连至第一和第二MOSFET，
其中第二负反馈放大器电路包括一个第三MOSFET，一个第四MOSFET，一个第二电流源、它连至第三和第四MOSFET的公共源极，以及一个第二负载电路、它被连至第三和第四MOSFET，以及一个电容性元件，
其中第一电流源的电流值被设为大于第二电流源的电流值，及电容性元件的一端连至第三和第四MOSFET的公共源极以使连至第三和第四MOSFET的公共源极的电容大于连至第一和第二MOSFET的公共源极的电容。
(7)一种半导体集成电路器件，其中根据(6)节中描述的内部电路的备用状态使第一负反馈放大器电路不被激励。
(8)一种半导体集成电路器件包括一个比较器，用于比较第二电源电压和一个参考值，其中当内部电路处于备用状态中时，第一负反馈放大器电路根据比较器的输出而进行操作。
(9)一种半导体集成电路器件，包括：
一个第一电源端点，它接收第一电源电压；
一个接地端点，它接收接地电位，及
一个负反馈放大器电路，它形成一个低于第一电源电压的第二电源电压，
其中负反馈放大器电路具有一对差动MOSFET，及
其中即使两个电压在两个方向内变动以致第一电源电压与接地电位之间的差别变小和变大，也能使负反馈放大器电路的操作电流变大。
以下将简要地描述本发明中公开的一个典型应用所获得的有利效果。一个获得的有利效果是一个恒定电流源用于产生一个偏流以便设置在每个差动放大MOSFET中流动的电流的消耗，一个电容器被提供于一个外部电源电压与一个预定电路节点之间从而检测外部电源电压的减少，以及通过使用一个流经电容器中的电流，使外部电源的变动引起差动放大MOSFET的操作电流增加，以此方式对应于外部电源电压的减少而将输出电压稳压，从而在电源电压和接地电位变动时使输出电压稳压而同时减少功率消耗。

Claims (20)

1.一种半导体集成电路器件，包括：
一个第一电源端，它接收第一电源电压；
一个接地端，它接收接地电位；及
一个电压生成电路，它响应于第一电源电压和接地电位而形成一个低于第一电源电压的第二电源电压，
其中该电压生成电路包括一个第一差动放大器电路、一个第二差动放大器电路、根据第一和第二差动放大器电路的输出信号而输出第二电源电压的一个输出电路、一个第一电容性元件、一个第二电容性元件和一个接收低于第一电源电压的基准电压的基准电压端，
其中第一差动放大器电路具有一个其栅极连至基准电压端的第一MOSFET及一个其栅极连至所述输出电路的一个输出端的第二MOSFET，
其中第二差动放大器电路具有一个其栅极连至基准电压端的第三MOSFET及一个其栅极连至所述输出电路的一个输出端的第四MOSFET，
其中第一MOSFET的漏极与第三MOSFET的漏极彼此连接，
其中第二MOSFET的漏极与第四MOSFET的漏极彼此连接，
其中第一MOSFET的源极与第二MOSFET的源极连至一个第一公共节点，
其中第三MOSFET的源极与第四MOSFET的源极连至一个第二公共节点，
其中第一电容性元件以这样的方式被连接于第一电源端与第一公共节点之间，即使第一电源端与第一公共节点之间的电容变为大于第一电源端与第二公共节点之间的电容，及
其中第二电容性元件以这样的方式被连接于接地端与第二公共节点之间，即，使接地端与第二公共节点之间的电容变为大于接地端与第一公共节点之间的电容。
2.根据权利要求1的半导体集成电路器件，
其中第一差动放大器电路具有连接于第一公共节点与接地端之间的第一电流源，及
其中第二差动放大器电路具有连接于第二公共节点与接地端之间的第二电流源。
3.根据权利要求2的半导体集成电路器件，其中第一电流源包括一个具有在第一公共节点与接地端之间的源极-漏极路径的第七MOSFET，以及该第七MOSFET具有一个由一个使用接地电位作为基准电位而形成的偏压供电的栅极和具有一种不同于第一和第二MOSFET的电导率型的电导率型。
4.根据权利要求3的半导体集成电路器件，其中第二电流源包括一个具有在第二公共节点与接地端之间的源极-漏极路径的第八MOSFET，以及该第八MOSFET具有一个由一个使用接地电位作为基准电位而形成的偏压供电的栅极和具有一种不同于第三和第四MOSFET的电导率型的电导率型。
5.根据权利要求1的半导体集成电路器件，
其中第一和第二差动放大器电路具有一个公共负载电路，及
其中该负载电路包括一个具有在第一MOSFET漏极与第一电源端之间的源极-漏极路径的第五MOSFET，以及一个具有在第二MOSFET漏极与第一电源端之间的源极-漏极路径并且通过电流镜像连接至第五MOSFET的第六MOSFET。
6.根据权利要求5的半导体集成电路器件，其中输出电路包括一个具有一个连至第一MOSFET漏极的栅极的第九MOSFET以及一条连接于第一电源端与输出端之间的源极-漏极路径。
7.根据权利要求1的半导体集成电路器件，
其中第一和第二差动放大器电路具有一个公共负载电路，
其中该负载电路包括一个具有在第一MOSFET漏极与第一电源端之间的源极-漏极路径的第十MOSFET，以及一个具有在第二MOSFET漏极与第一电源端之间的源极-漏极路径的第十一MOSFET，
其中该输出电路包括一个推拉电路，及响应于从推拉电路输出的信号而操作的第十二MOSFET输出第二电源电压，及
其中该推拉电路具有串连于第一电源端与接地端之间的第十三和第十四MOSFET，第十三和第十四MOSFET根据流经第十和第十一MOSFET中每一个的电流被互补地驱动。
8.根据权利要求1的半导体集成电路器件，其中电压生成电路具有一个相位补偿电路，用于改变第一和第二差动放大器电路的频率特性或输出电路的频率特性。
9.一种半导体集成电路器件，包括：
一个外部电源端；
一个外部接地端；
一个内部电压生成电路，它把由外部电源端提供的一个外部电压转换为一个内部电压；及
一个内部电路，它接收该内部电压作为电源电压，
其中该内部电压生成电路包括一个第一电导率型的第一MOSFET、一个第一电导率型的第二MOSFET、一个连至第一和第二MOSFET的公共源极的第一电流源、一个被设于第一和第二MOSFET的至少一个漏极与外部电源端之间的负载电路、一个连接于该公共源极与外部电源端之间的电容性元件、及一个用于根据第一和第二MOSFET的至少一个输出信号而输出该内部电压的第三MOSFET，
其中第一MOSFET具有一个被提供有一个基准电压的栅极，且第二MOSFET具有被输入有根据第三MOSFET的输出信号的一个信号的一个栅极，且
其中该电流源包括一个第二电导率型的、具有在公共源极与接地端之间的源极-漏极路径的第四MOSFET。
10.根据权利要求9的半导体集成电路器件，其中该负载电路包括一个第二电导率型的具有在第一MOSFET漏极与外部电源端之间的源极-漏极路径的第五MOSFET，及一个第二电导率型的具有在第二MOSFET漏极与外部电源端之间的源极-漏极路径的第六MOSFET。
11.根据权利要求9的半导体集成电路器件，其中该内部电压生成电路包括：一个第一电导率型的具有连至第一MOSFET栅极的栅极和连至第一MOSFET漏极的漏极的第七MOSFET；以及一个第一电导率型的具有连至第二MOSFET栅极的栅极和连至第二MOSFET漏极的漏极和连至第七MOSFET源极的源极的第八MOSFET；以及一个连至第七和第八MOSFET的公共源极的第二电流源。
12.根据权利要求11的半导体集成电路器件，
其中第一电流源具有一个第二电导率型的具有在第一和第二MOSFET的公共源极与接地端之间的源极-漏极路径的第九MOSFET，及
其中第二电流源包括一个第一电导率型的具有在第七和第八MOSFET的公共源极与接地电位点之间的源极-漏极路径的第十MOSFET。
13.一种半导体集成电路器件，包括：
一个第一电源端，它接收第一电源电压；
一个接地端，它接收一个接地电位；及
一个电压生成电路，它形成一个低于第一电源电压的一个第二电源电压，
其中该电压生成电路包括一个第一MOSFET、一个第二MOSFET、一个连至第一和第二MOSFET的公共源极的电流源、一个被提供于第一和第二MOSFET与第一电源端之间的负载电路、一个连接于公共源极与第一电源端之间的电容性元件、及一个根据从负载电路获得的一个信号而输出第二电源电压的第三MOSFET，
其中将接地电位用作基准电位而形成的一个基准电压被提供给第一MOSFET的栅极，
其中基于第三MOSFET的一个输出信号的一个信号被输入至第二MOSFET的栅极，
其中相对于接地电位的外部电压的变动通过电容性元件被传输至公共源极，
其中当第一电源电压沿着使第一电源电压与接地电位之差变小的一个方向变化时，公共源极处的电压与该基准电压之差被设为大的值，且
其中当第一电源电压沿着使第一电源电压与接地电位之差变大的一个方向变化时，公共源极处的电压与基准电压之差被设为小的值。
14.根据权利要求13的半导体集成电路器件，其中电流源包括一个具有通过使用接地电位作为基准电位而形成的偏压进行供电的栅极，一个连至公共源极的源极和一个连至接地端的漏极的第四MOSFET，以及当第一电源电压在一个方向内变动以致第一电源电压与接地电位之间的差别变为小时，一个通过第四MOSFET为电容性元件提供的充电电流增加。
15.一种半导体集成电路器件，包括：
一个第一电源端，它接收第一电源电压；
一个接地端，它接收一个接地电位；
一个电压生成电路，它形成一个低于第一电源电压的一个内部电源电压，及
一个被提供有作为电源的该内部电源电压的内部电路，
其中该电压生成电路包括其一个输入端被提供有一个基准电压的一个差动放大器电路、一个根据从差动放大器电路输出的信号而输出该内部电源电压的输出MOSFET、及用于向差动放大器电路的另一个输入端提供根据输出MOSFET的输出信号的一个信号的一个反馈电路，
其中差动放大器电路被提供有具有一个连至一个输入端的栅极的一个第一MOSFET、具有连至另一个输入端的一个栅极和公共地连至第一MOSFET源极的一个源极的第二MOSFET、以及连接于第一和第二MOSFET的公共源极与接地端之间的一个电流源，
其中该电流源包括平行地连接于所述公共源极与所述接地端之间的第三和第四MOSFET，
其中当第一电源电压沿着使第一电源电压与基准电压之差变大的一个方向变化时，第三MOSFET的源极-漏极电流受到控制而增大，且
其中当第一电源电压沿着使第一电源电压与基准电压之差变小的一个方向变化时，第四MOSFET的源极-漏极电流受到控制而增大。
16.根据权利要求15的半导体集成电路器件，其中电压生成电路包括一个连接于第一电源端与第三MOSFET栅极之间的第一电容性元件，及一个用于阻止第三MOSFET的栅极电压小于或等于一个所设值的电路。
17.根据权利要求16的半导体集成电路器件，其中电压生成电路包括一个第一电导率型的具有在第一电源端与接地端之间的源极-漏极路径的第六MOSFET，及一个连接于第六MOSFET源极与第一电源端之间的第二电容性元件，该第六MOSFET具有一个接收使用接地电位作为基准电位而形成的偏压的栅极，以及第四MOSFET的源极-漏极电流根据第六MOSFET的源极-漏极电流而被控制。
18.一种半导体集成电路器件，包括：
一个第一电源端，它接收第一电源电压；
一个接地端，它接收一个接地电位；及
一个电压生成电路，它形成一个低于第一电源电压的一个第二电源电压，
其中该电压生成电路包括一个第一MOSFET、一个第二MOSFET、一个具有在第一和第二MOSFET的公共源极与接地端之间的一个源极-漏极路径的第三MOSFET、一个被设置于第一和第二MOSFET与第一电源端之间的负载电路、一个用于形成准备提供给第三MOSFET的栅极的一个电压的驱动电路、以及一个根据从该负载电路获得的一个信号而输出该第二电源电压的第四MOSFET，
其中一个基准电压被提供给第一MOSFET的栅极，且根据第四MOSFET的输出信号的一个信号被输入至第二MOSFET的栅极，且
其中该驱动电路包括用于传输第一电源电压的变动至第三MOSFET的栅极的一个电容性元件及一个电路，该电路用于当第一电源电压沿着使第一电源电压与接地电位之差变小的一个方向变化时限制第三MOSFET的源极-漏极电流的减少。
19.根据权利要求18的半导体集成电路器件，
其中负载电路包括一个具有在第一MOSFET漏极和第一电源端之间的源极-漏极路径的第五MOSFET以及一个具有在第二MOSFET漏极和第一电源端之间的源极-漏极路径的第六MOSFET，及
其中电压生成电路包括一个串行地连接于第一电源端与接地端之间的第七和第八MOSFET，及第四MOSFET由第七和第八MOSFET根据流经第五和第六MOSFET中的电流而互补地操作而进行驱动。
20.根据权利要求19的半导体集成电路器件，还包括一个相位补偿电路，它改变第四MOSFET的频率特性。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101059703B (zh) * 2006-04-20 2013-07-31 瑞萨电子株式会社 半导体器件
CN104298292A (zh) * 2013-07-17 2015-01-21 瑞萨电子株式会社 电源电压转换比较电路、电源电压转换比较方法和半导体集成电路
CN104635829A (zh) * 2014-12-30 2015-05-20 展讯通信（上海）有限公司 电源转换电路及电压转换方法
CN108233878A (zh) * 2017-12-27 2018-06-29 上海艾为电子技术股份有限公司 一种ab类音频功率放大器
CN110798155A (zh) * 2019-10-29 2020-02-14 电子科技大学 一种功率放大器am-pm失真校正电路及方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004023062A (ja) * 2002-06-20 2004-01-22 Nec Electronics Corp 半導体装置とその製造方法
FR2853475B1 (fr) * 2003-04-01 2005-07-08 Atmel Nantes Sa Circuit integre delivrant des niveaux logiques a une tension independante de la tension d'alimentation, sans regulateur associe pour la partie puissance, et module de communication correspondant
US7227404B2 (en) * 2003-09-15 2007-06-05 Texas Instruments Incorporated Method for preventing regulated supply undershoot in state retained latches of a leakage controlled system using a low drop out regulator
US6934171B2 (en) * 2003-09-26 2005-08-23 Lsi Logic Corporation Semiconductor integrated circuit having voltage-down circuit regulator and charge sharing
US7057447B1 (en) * 2004-03-04 2006-06-06 National Semiconductor Corporation Voltage regulator using a single voltage source and method
JP4744945B2 (ja) * 2004-07-27 2011-08-10 ローム株式会社 レギュレータ回路
JP4472507B2 (ja) * 2004-12-16 2010-06-02 日本電気株式会社 差動増幅器及びそれを用いた表示装置のデータドライバ並びに差動増幅器の制御方法
JP2006331059A (ja) * 2005-05-26 2006-12-07 Ricoh Co Ltd ボルテージレギュレータ
US7816975B2 (en) * 2005-09-20 2010-10-19 Hewlett-Packard Development Company, L.P. Circuit and method for bias voltage generation
JP2007288992A (ja) * 2006-03-20 2007-11-01 Hitachi Ltd 半導体回路
US20080030240A1 (en) * 2006-08-04 2008-02-07 Eric Scheuerlein Low systematic offset, temperature independent voltage buffering
US7741823B2 (en) * 2007-01-29 2010-06-22 Agere Systems Inc. Linear voltage regulator with improved large transient response
US7629711B2 (en) * 2007-03-23 2009-12-08 Freescale Semiconductor, Inc. Load independent voltage regulator
CN101330252B (zh) * 2007-06-19 2010-06-09 钰瀚科技股份有限公司 具有温度补偿电路的直流至直流转换器
KR100940150B1 (ko) * 2007-12-03 2010-02-03 주식회사 동부하이텍 밴드갭 기준전압 발생을 위한 새로운 스타트-업 회로
US8754620B2 (en) * 2009-07-03 2014-06-17 Stmicroelectronics International N.V. Voltage regulator
JP5361614B2 (ja) 2009-08-28 2013-12-04 ルネサスエレクトロニクス株式会社 降圧回路
TWI400592B (zh) * 2009-09-15 2013-07-01 Acer Inc 線性穩壓器
US7915915B1 (en) * 2010-05-03 2011-03-29 Elpida Memory, Inc. Circuit system for data transmission
US8212608B2 (en) * 2010-08-20 2012-07-03 Conexant Systems, Inc. Apparatus and method for a smooth powerup of a reference signal
US8395441B1 (en) * 2011-10-21 2013-03-12 Texas Instruments Incorporated Dynamic biasing circuit
US8786346B2 (en) 2012-02-15 2014-07-22 Megachips Corporation Phase interpolator and method of phase interpolation with reduced phase error
US9356586B2 (en) 2013-03-12 2016-05-31 Qualcomm Incorporated Circuit and method to extend a signal comparison voltage range
US10589371B2 (en) * 2013-05-23 2020-03-17 Crc-Evans Pipeline International, Inc. Rotating welding system and methods
TWI495242B (zh) * 2013-10-09 2015-08-01 Nat Univ Tsing Hua 雙向直流轉換器
US9711190B2 (en) * 2014-04-10 2017-07-18 Taiwan Semiconductor Manufacturing Co. Limited Stabilizing circuit
CN107155288A (zh) * 2016-03-02 2017-09-12 富士康(昆山)电脑接插件有限公司 收发器
JP2017175371A (ja) * 2016-03-23 2017-09-28 富士通株式会社 電子機器、電源回路および集積回路
ITUA20164741A1 (it) * 2016-06-29 2017-12-29 St Microelectronics Srl Circuito di lettura di uno stadio circuitale a lunga costante di tempo e relativo metodo di lettura
JP2021033472A (ja) * 2019-08-20 2021-03-01 ローム株式会社 リニア電源
US20240045456A1 (en) * 2022-08-08 2024-02-08 Advanced Micro Devices, Inc. Noise cancellation for power supply rejection

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2525346B2 (ja) * 1983-10-27 1996-08-21 富士通株式会社 定電流源回路を有する差動増幅回路
US4937476A (en) * 1988-06-16 1990-06-26 Intel Corporation Self-biased, high-gain differential amplifier with feedback
JPH03158912A (ja) * 1989-11-17 1991-07-08 Seiko Instr Inc ボルテージ・レギュレーター
JPH03174811A (ja) 1990-11-15 1991-07-30 Seiko Epson Corp 演算増幅器
JP2706721B2 (ja) * 1990-11-29 1998-01-28 セイコーインスツルメンツ株式会社 ボルテージ・レギュレーター
JP2614943B2 (ja) * 1991-01-25 1997-05-28 日本電気アイシーマイコンシステム株式会社 定電圧発生回路
JPH0562481A (ja) * 1991-08-30 1993-03-12 Nec Corp 半導体記憶装置
JPH05252020A (ja) 1992-03-06 1993-09-28 Fujitsu Ltd Ｃｍｏｓ駆動回路
JP3510335B2 (ja) * 1994-07-18 2004-03-29 株式会社ルネサステクノロジ 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
JP2666759B2 (ja) * 1995-02-28 1997-10-22 日本電気株式会社 半導体集積回路の入力バッファ回路
US5576647A (en) * 1995-06-22 1996-11-19 Marvell Technology Group, Ltd. Charge pump for phase lock loop
JP3090189B2 (ja) 1996-07-03 2000-09-18 日本電気株式会社 増幅回路
JP3068482B2 (ja) * 1997-01-30 2000-07-24 日本電気アイシーマイコンシステム株式会社 定電圧回路
JP3662758B2 (ja) 1998-01-29 2005-06-22 松下電器産業株式会社 オペアンプ
US6060956A (en) * 1998-06-19 2000-05-09 Nortel Networks Corporation Variable capacitance circuit
JP2000075941A (ja) * 1998-08-31 2000-03-14 Hitachi Ltd 半導体装置
JP4397062B2 (ja) * 1998-11-27 2010-01-13 株式会社ルネサステクノロジ 電圧発生回路および半導体記憶装置
JP2001067867A (ja) * 1999-08-31 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
KR100356022B1 (ko) * 1999-11-23 2002-10-18 한국전자통신연구원 씨모스 가변이득 앰프 및 그 제어 방법
JP2001344971A (ja) * 2000-05-30 2001-12-14 Mitsubishi Electric Corp Ｄｒａｍ搭載半導体集積回路装置
JP2002189454A (ja) * 2000-12-20 2002-07-05 Seiko Epson Corp 電源回路、液晶装置及び電子機器
US6522111B2 (en) * 2001-01-26 2003-02-18 Linfinity Microelectronics Linear voltage regulator using adaptive biasing
US6788113B2 (en) * 2001-06-19 2004-09-07 Fujitsu Limited Differential signal output apparatus, semiconductor integrated circuit apparatus having the differential signal output apparatus, and differential signal transmission system
JP4445780B2 (ja) * 2004-03-02 2010-04-07 Ｏｋｉセミコンダクタ株式会社 電圧レギュレータ
JP2006018774A (ja) * 2004-07-05 2006-01-19 Seiko Instruments Inc ボルテージレギュレータ

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101059703B (zh) * 2006-04-20 2013-07-31 瑞萨电子株式会社 半导体器件
CN104298292A (zh) * 2013-07-17 2015-01-21 瑞萨电子株式会社 电源电压转换比较电路、电源电压转换比较方法和半导体集成电路
TWI600913B (zh) * 2013-07-17 2017-10-01 瑞薩電子股份有限公司 電源電壓變化對照電路、電源電壓變化對照方法及半導體積體電路
CN104635829A (zh) * 2014-12-30 2015-05-20 展讯通信（上海）有限公司 电源转换电路及电压转换方法
CN104635829B (zh) * 2014-12-30 2019-04-26 展讯通信（上海）有限公司 电源转换电路及电压转换方法
CN108233878A (zh) * 2017-12-27 2018-06-29 上海艾为电子技术股份有限公司 一种ab类音频功率放大器
CN108233878B (zh) * 2017-12-27 2021-12-10 上海艾为电子技术股份有限公司 一种ab类音频功率放大器
CN110798155A (zh) * 2019-10-29 2020-02-14 电子科技大学 一种功率放大器am-pm失真校正电路及方法

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Publication number Publication date
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