TWI295879B

TWI295879B -

Info

Publication number: TWI295879B
Application number: TW091133951A
Authority: TW
Inventors: Yoshikazu Saito
Original assignee: Hitachi Ltd; Hitachi Ulsi Sys Co Ltd
Priority date: 2001-12-25
Filing date: 2002-11-21
Publication date: 2008-04-11
Also published as: US20030117115A1; CN1428923A; US7436247B2; US20090009236A1; CN100355193C; JP3874247B2; US20030117116A1; US7208999B2; US6809578B2; JP2003195956A; US20060139101A1; KR20030057341A; US6803809B2; US20050040883A1; TW200303645A; US20070194767A1

Description

1295879 . H1 日修正

(1) ----J

落SiiSii : ¥明所l [發明的技術領域] 本發明係關於半導體積體電路裝置，例如係關於可有效利用於具有將外部電源電壓降壓而供應至内部電路之降壓電源電路之半導體積體電路裝置之技術。由於半導體加工技術之進步，MOSFET (金屬氧化物半導體場效電晶體）之尺寸及記憶單元之尺寸明顯地朝向縮小之方向演變。由於此元件尺寸之縮小，使得MOSFET之動作電壓因短通道效應及熱載流子等之問題而降得愈來愈低。另一方面丨作為半導體積體電路裝置之外部供應電源電壓，其電壓係由所搭載之系統之電源電壓加以決定，此種系統電源電壓難以在上述半導體積體電路裝置之演變中應付元件尺寸之縮小之需要而降低。作為彌補此系統電源電壓、與形成於上述半導體積體電路裝置之MOSFET之動作電壓之空隙之手段，通常採行之方式係在半導體積體電路裝置設置降壓電路，利用降壓而使對應於系統電源之外部電源電壓適合於構成内部電路之MOSFET。作為上述降壓電路，有人考慮到使用圖2 1所示之負反饋放大電路（電壓輸出器電路），如圖22所示一般，將定電壓產生電路所形成之參考電壓Vref輸入至上述負反饋放大電路，在此負反饋放大電路將電力放大而形成輸出電壓 Vout，將其供應至以電阻與電容器之並聯電路所代表之負載電路（内部電路）Z，以作為動作電壓。作為使用MOSFET 之放大電路之其他例子，有特開平1 1-284447號、特開平 1295879 • 94.11. 21 ~ (2)年月日修正本 :錐_祀: 03-17481 1 號、特開平〇5-252ft?0 雜、M p5! 产就、特開平1〇-22749號等。 [發明所欲解決之問題j 特別在搭載於可攜式雷+嫵哭+生八电于機益<丰導體積體電路裝置中’一般都希望能夠盡可紗从膝你甘4 J也了把地降低其耗電流。因此，在搭載上述降壓電路之半導體穑础泰玫脖苗丄卞辛把積fa包路裝置中，有必要極力減少降壓電路之耗電流0倌，名如卜、中同1，匕彳-在如上述圖2 1所示之負反饋放

大電路中，為了保持内部當厭> M 才Π部电壓义穩定，有必要利用電流源 1 1 a通以數百v A之偏厭啻、、云。Μ A ^ 简麼电μ。例如，在搭載於可攜式電子機器之半導體積體雷士賊領把屯路裝置中，有時要求必須將不作任何動作之備用時之杯雪、、云冰—、人Λ 粍私机I又疋於〇·5 “A之程度。為了實現

此種低耗電力，降壓電路能被容許之耗電流頂多為120 nA 之彳度、文於有典法將降壓電路搭載於適合此種低耗電· 力之半導體積體電路裝置等之問題。本發明之目的力认4εΕ V# r> ]在於k供具有可有效地響應電源電壓之變動而實現輸出電壓之料化之負反饋放大電路、或降壓電路之半導體積體電路裝置。本發明之另__目的在於提供具有可利用電源電壓動作範圍之擴大與低耗電力來實現輸出％壓之釔走化之負反饋放大電路、或降壓電路之半導體積體電路裝置β太恭明少今、_p 奉發明义則述及其他目的與新穎之特徵可由本專利說明書之說明及附圖獲得更明確之瞭解。 [解決問題之手段] 本案所揭不之發明中，較具有代表性之發明之概要可簡單說明如下：對差動放大MOSFET通以利用定電流源設定耗電况《偏壓電流，在外部電源電壓與特定之電路節點之 94.11721 年月日修正本 1295870 (3) 間設置電容器，利用上述電容器檢知外部電源電壓之降低，依據此種外部電源變動，利用通至電容器之電流，增大上述差動放大MOSFET之動作電流，藉以施行可應付外部電源電壓之降低之輸出電壓之穩定化動作。又，對差動放大MOSFET通以利用定電流設定耗電流之偏壓電流，在響應外部電源電壓之變動之電路節點與接地電位之間設置電容器，利用上述電容器檢知外部電源電壓之上升，依據此種外部電源變動，利用通至電容器之電流，增大上述差動放大MOSFET之動作電流，藉以施行可應付外部電源電壓之上升之輸出電壓之穩定化動作。 [發明之實施形態] 圖1係表示搭載於本發明之半導體積體電路裝置之負反饋放大電路之一實施例之電路圖。構成本實施例之各電路元件係與構成上述半導體積體電路裝置之其他電路元件共同地利用週知之CMOS半導體製造技術形成於1個基板上。同圖之負反饋放大電路係由N通道型MOSFET與P通道型MOSFET之組合構成之CMOS電路所構成，P通道型 MOSFET係在閘極（通道部分）P付上箭號，藉以與N通道型 MOSFET作區別，此在其他電路圖中亦同。本實施例之負反饋放大電路係構成利用將輸出電壓 100%反饋，以放大輸入電壓（參考電壓）Vref之電力而形成輸出電壓Vout之所謂電壓輸出器電路。是故，可利用上述負反馈放大電路施行電力放大動作，而使輸出電壓Vout 等於輸入電壓Vref。上述輸出電壓Vout係被使用作為未圖 1295879 (4) 爲1日修正本翁釋書·#爵示之内部電路之動作電壓。本實施例之負反饋放大電路之電源電壓Vdd係由半導體積體電路裝置之外部端子所供應之外部電源電壓。同樣地，在半導體積體電路裝置設有作為外部電源端子之接地端子而被供應接地電位。上述負反饋放大電路係利用上述電源電壓Vdd與接地電位而施行動作。上述輸入電壓Vref 係設定於比上述外部電源電壓Vdd更低之電壓，因此，本實施例之負反饋放大電路所構成之電壓輸出器電路具有作為形成將外部電源電壓Vdd降壓之内部電壓Vout之降壓電源電路之機能。在本實施例之負反饋放大電路中，使用2組差動電路。第1組差動電路係由N通道型之差動M0SFETQ1、Q2、與設於其共通源極與接地電位之間之P通道型M0SFETQ8所構成。另一組差動電路係由N通道型之差動M0SFETQ3、Q4、與設於其共通源極與接地電位之間之P通道型M0SFETQ9 所構成。對上述2組差動電路，共通地設有負載電路。負載電路係由二極體連接之P通道型M0SFETQ6與分別共通地連接此M0SFETQ6之閘極及源極之P通道型M0SFETQ5所構成之電流鏡電路所構成。電源電壓Vdd被供應至上述P通道型 M0SFETQ5 > Q6之源極。上述差動之一方M0SFETQ1與Q3 之汲極被共通連接而連接至上述電流鏡電路之輸出側之 M0SFETQ5之汲極。上述差動之他方M0SFETQ2與Q4之汲極被共通連接而連接至上述電流鏡電路之輸入側之 -9- 1295879 ΜΛί 21 —-- 年月日修要本

M0SFETQ6之汲極。上述電流鏡電路之輸出側之M0SFETQ5之汲極之輸出訊號係被傳送至Ρ通道型之輸出MOSFETQ10之閘極。此 MOSFETQ10具有作為可變阻抗手段之機能，可經由源極_ 沒極路徑，將電源電壓Vdd降壓而形成輸出電壓v〇ut。輸入電壓Vref共通地被供應至共通連接上述；及極之差動之一方之M0SFETQ1與Q3之閘極。輸出電壓Vout被供應至共通連接上述汲極之差動之他方之M0SFETQ2與Q4之閘極而成為可被100%反饋之電壓輸出器電路。如本實施例所示，使用P通道型MOSFETQ8、Q9作為形成差動MOSFETQ1、Q2及Q3、Q4之動作電流之MOSFET時，為了使此等P通道型MOSFETQ8、Q9穩定地施行動作，使用如下之偏壓電路，但並非特別限制如此。

在閘極與汲極被共通連接成二極體形態之P通道型 MOSFETQ7之上述閘極、没極與接地電位之間，設有設定偏壓電流之定電流源11。在上述MOSFETQ7之源極，連接閘極被施加上述輸入電壓Vref之N通道型MOSFETQ1 1之源極。上述MOSFETQ1 1之沒極被連接於電源電壓Vdd，但並非特別限制如此。在此構成中，在定電流源11形成之電流流至上述 MOSFETQ1 1與Q7之串聯電路。上述MOSFETQ7之閘極連接至上述MOSFETQ8、Q9之閘極，此MOSFETQ8、Q9之源極分別連接至上述差動MOSFETQ 1、Q2及Q3、Q4之異通源極。利用同樣之構造形成上述P通道型MOSFETQ7〜Q9，利用同 -10 -

1295879 (6) 樣之構造形成上述差動M0SFETQ1〜Q4與上述M0SFETQ1 1，而將上述P通道型MOSFET及N通道型MOSFET之各臨限值電壓形成互等時，即可使與流至M0SFETQ7之電流同等之電流流通至M0SFETQ8、Q9。只要將M0SFETQ8、Q9之尺寸形成與M0SFETQ7相等，即可使與上述定電流源11所形成之定電流同樣之電流流通至上述M0SFETQ8、Q9。在本實施例中，為了降低耗電力，將流通至上述 M0SFETQ7〜Q9之電流設定於約120 " A程度之極小電流，但並非特別限制如此。差動放大電路之動作電流與動作頻率之關係具有如圖20所示之關係，如上所述，縮小動作電流時，動作頻率會變得極端地小，以致於無法控制例如用來抑制系統電源之變動之輸出MOSFETQ10，而使輸出電壓 Vout變得不穩定。在本實施例中，如上所述，為了在減少動作電流，以降低耗電力時，也可謀求對電源電壓Vdd變動之輸出電壓 Vout之穩定化，在差動MOSFETQ1、Q2之共通源極與電源電壓Vdd之間設有電容器C1。此電容器C1具有檢知電源電壓Vdd之降低之機能、及使電源電壓Vdd之降低帶來之電容器C 1之放電動作所產生之電流流通至差動MOSFETQ1、 Q2，而有助於改善動作頻率之機能。利用輸入電壓Vref-MOSFETQl之閘極、源極-MOSFETQ8 之源極、閘極-MOSFETQ7之閘極、源極-MOSFETQ1 1之源極、閘極-輸入電壓Vref之密閉環路，可使各MOSFET之源 -極-閘極之節點之電程"保持平衡，在他方之差動MOSFETQ3 -11- 1295879⑺ %iLr曰修正本

、Q4，也可利用上述同樣之密閉環路，使M0SFETQ3、Q9 之源極及M0SFETQ9之閘極也保持平衡。因此，如圖1 7之波形圖所示，當電源電壓v d d降低時，在前述M0SFETQ8、Q9等所形成之動作電流之下施行動作之差動電路中，其輸出電壓Vout也會降低，但差動 M0SFETQ1、Q2之共通源極之節點（1)電位會因上述電容器 C 1之耦合而降低，由於此節點（1)電位之降低，可使大於 Veirf-Vth(N)之電壓（a)施加至差動M0SFETQ1、Q2之閘極、源極間，而使流向差動M0SFETQ1、Q2之電流增加。上述 Vth(N)係以M0SFETQ1為代表之N通道型MOSFET之臨限值電壓。如前所述，由於僅設置使M0SFETQ8產生之定電琉^ # 力u至差動M0SFETQ1、Q2之共通源極之電流路徑，故對應於上述電壓（a)而流至差動M0SFETQ1、Q2之電流之增加部分係由恢復至上述平衡之電壓（Vref-Vth(N))之際之電容器Ci 之放電電流所供應。也就是說，電容器C 1同時具有將上述電源電壓Vdd之降低傳達至節點（1)之作用、及產生使上述節點（1)之電位恢復至原先之平衡狀態之際所產生電電流之作用。如本實施例所示，利用在差動放大電路追加1個電容卷 C 1之單純的電路構成，即可施行電源電壓：之降低乏出、及為改善當時之輸出電壓Vout之穩定化所需之動作頻率之差動MOSFET之動作電流的增加，故可利用高度之幾應性控制輸出MOSFETQ10之閘極電壓（4)，減少上述輪出 -12- 94.11 21 年月日修正本 1295879“ ⑻ 電壓Vout (3)之突然降低。又，在差動M0SFETQ3、Q4之共通源極與接地電位之間 .也設有電容器C2。此電容器C2與上述相反，具有經由輸出電壓Vout間接地檢知電源電壓Vdd之上升之機能、與此輸出電壓Vout之上升帶來之通至差動M0SFETQ3、Q4之電流之增加及流至M0SFETQ9之電流之增加，而有助於改善動作頻率之機能。也就是說，如圖1 7之波形圖所示，電源電壓r v d d呈現上升之變化時，輸出電壓Vout (3)也相對應地上升。此時，差動M0SFETQ3、Q4之源極電位（5)被電容器C2維持於 Vref-Vth(N)，故差動M0SFETQ4之閘極與源極間電壓會如電壓（b)般增大，使流至此差動M0SFETQ4之電流增大。如上所述，由於在差動M0SFETQ3、Q4之共通源極僅設有作為電流源之M0SFETQ9，因此，流至上述M0SFETQ4之電流之增加部分被吸收作為電容器C2之充電電流。共通源極之節點（5 )之電位因對此電容器c 2之充電電流而上升時，M0SFET9之閘極、源極間之電壓會增大而增大流至M0SFETQ9之電流。也就是說，利用上述M0SFETQ4 、電容器C2及電流源M0SFETQ9之相互作用，對應於上述輸出電壓Vout之增加，增大流至差動M0SFETQ4之動作電流，而使供應至P通道型之輸出MOSFETQ10之閘極之控制電壓（4)上升，增大通電電阻值而具有抑制上述輸出電壓 Vout上升之作用。此種電源電壓Vdd上升時，利用設於差動M0SFETQ1、 -13· 1295879 (9) 辈·η·月21日修正本

Q2之共通源極與電源電壓Vdd間之電容器C1，提升共通源極之節點（1)之電位，使M0SFETQ1與Q2成為斷電狀態。而且，如電壓（c)般之大電壓會被施加至電流源M0SFETQ8之閘極與源極間，增大流至此M0SFETQ8之電流。其結果，因流至此M0SFETQ8之電流，而可高速地施行對電容器C1 之充電動作。也就是說，可隨著上述之電源電壓Vdd之上升而高速響應，並完成充電動作，故其後即使電源電壓 Vdd降低，上述電容器C1也可檢知電源電壓Vdd之降低，並改善與此對應之差動MOSFET之動作頻率。如上所述，利用在2個差動電路分別設有電容器C 1與 C2，對於電源電壓Vdd之下降及上升等之變動，可暫時地增加差動M0SFETQ1、Q2或Q3、Q4之動作電流，改善其動作頻率。因此，可預估此種電容器C 1與C2引起之暫時性的動作電流之增加，減少上述M0SFETQ8、Q9設定之動作電流，謀求低耗電力化。圖1 8係表示接地電位暫時性的上升時之圖1之實施例電路之動作波形圖。將輸出電壓Vout保持於一定之動作係以接地電位為基準。因此，在圖1之實施例電路中，施行與電源電壓Vdd之暫時性的下降之圖17同樣之動作。但，為了以接地電位為基準而將輸出電壓Vout保持於一定，需要施行對應於接地電位之上升而使輸出電壓Vout上升之動作。如圖1 8之波形圖所示，接地電位上升時，以此為基準而形成之輸入電壓Vref之節點（2)、節點（6)也對應地上升。 -14- 129 5 8 7 9 00) D4. XL 21 - 年月日修正本

又，差動MOSFETQ3、Q4之共通源極之節點（5)也利用電容器C2而同樣地上升。但，差動MOSFETQ1、Q2之共通源極之節點（1)卻因電容器C 1之保持電壓而妨礙其上升。利用此節點（1)之電位，將大於Vref-Vth(N)之電壓（a)施加至差動MOSFETQ1、Q2之閘極、源極之間，增加流至差動 MOSFETQ1、Q2之電流。如前所述，由於在差動MOSFETQ1、Q2之共通源極僅設置使MOSFETQ8產生之定電流流通之電流路徑，故對應於φ 上述電壓（a)而流至差動MOSFETQ1、Q2之電流之增加部分係由恢復至上述平衡之電壓（Vref-Vth(N))之際之電容器 C 1之放電電流所供應。也就是說，電容器C 1與前述同樣地同時具有將上述接地電位之上升傳達至節點（1)之作用、及產生使上述節點（1)之電位恢復至原先之平衡狀態之際所產生之放電電流之作用。如本實施例所示，利用在差動放大電路追加1個電容器

C 1之單純的電路構成，即可施行接地電位之上升之檢出、及為改善當時之輸出電壓Vout之穩定化所需之動作頻率之差動MOSFET之動作電流的增加，故可利用高度之響應性控制輸出MOSFETQ10之閘極電壓（4)，使上述輸出電壓Vout (3)隨著接地電位而上升。如圖1 8之波形圖所示，接地電位為恢復原狀而下降時，與此對應地，差動MOSI^T之共通源極之節點（5)也隨著下降，故閘極被施加輸出電壓Vout之差動MOSFETQ4之閘極與源極間電壓會如電壓（b)般增大，使流至此差動 -15- 1295879 (Π) 94.11. 21 年月日修正本

M0SFETQ4之電流增大。如上所述，由於在差動M0SFETQ3 、Q4之共通源極僅設有作為電流源之M0SFETQ9，因此，流至上述M0SFETQ4之電流之增加部分被吸收作為電容器 C2之充電電流。共通源極之節點（5)之電位因對此電容器C2之充電電流而上升時，M0SFETQ9之閘極、源極間之電壓會增大而增大流至M0SFETQ9之電流。也就是說，與前述同樣地，利用上述差動M0SFETQ4、電容器C2及電流源MOSFETQ9之相互作用，對應於上述輸出電壓Vout之增加，增大流至差動 M0SFETQ4之動作電流，使供應至P通道型之輸出 MOSFETQ10之閘極之控制電壓（4)上升，而具有抑制上述輸出電壓Vout上升之作用。此種接地電位下降時，利用設於差動M0SFETQ1、Q2之共通源極與電源電壓Vdd間之電容器C1之保持電壓，在與節點（6)之下降之相對關係中，實質地提升共通源極之節點（1)之電位，使M0SFETQ1與Q2成為斷電狀態。而且，如電壓（c)般之大電壓會被施加至電流源M0SFETQ8之閘極與源極間，增大流至此M0SFETQ8之電流。其結果，因流至此M0SFETQ8之電流，而可高速地施行對電容器C1之充電動作。也就是說，可高速響應上述接地電位之下降，完成充電動作，故其後即使電源電壓Vdd下降，或如圖18所示，接地電位上升，上述電容器C1也可檢知電源電壓Vdd之下降或接地電位之上升，並與此對應地改善差動MOSFET之動 -16-

1295879 (12) 作頻率。將本實施例之g R & /、反饋放大電路使用於降壓電路，以作為電壓輸出器之摄& 土 *风時’即可省略上述電容器C 2。也就是說，利用降壓雷玖— 在包含觸發器電路及記憶單元等之記憶廷路之内部電踗形、 $成動作電壓時，不允許因電源電壓Vdd 之降低或接地雷户、 —、电位 < 上升，導致降低上述觸發器電路及記憶早元之動作啻殿电壓’而無法維持記憶動作。對此，降壓^電路即使電壓暫每守除地升高，只要不導致元件之破壞，就不癱會造成實質上6/?/豈‘ ’ 只工的煬害，因此，例如如降壓電路等一般，如、僅有接地電位與與輸出端子之間之電壓下降之問題之電路ei，Β,ί » ^ 則上述差動M0SFETQ3、Q4及電容器C2也可加以省略。圖2係表示搭載於本發明之半導體積體電路裝置之負反馈放大電路之另一實施例之電路圖。本實施例之負反饋放大電路具有可縮小其下限動作電壓之作用。在前述圖1之實施例電路中，在假設ρ通道型M〇SFET之臨限值電壓為 Vth(P) ’ N通道型MOSFET之臨限值電壓為Vth(N)，電流源II ^ 之兩端電壓為VI時，參考電壓vref有必要為大於Vth(P) + Vth(N) + VI之電壓。在本實施例之負反饋放大電路中，在差動M0SFETQ12、 Q 1 3之共通源極與接地電位之間設有]s[通道型之2個電流源M0SFETQ17、Q18。在上述差動M0SFETQ12、Q13之汲極設有形成電流鏡形態之P通道型之負載M0SFETQ14與Q15 及被其輸出電壓控制之P通道型之輸出M0SFETQ16。此輸 • 17 · 94.11· 21 年月日修正本 1295879 03 出MOSFETQ16之汲極與上述差動MOSFETQ13之閘極相連接’輸入電壓（參考電壓）Vref被供應至差動MOSFETQ12之閘極，而可構成電壓輸出器電路。上述MOSFETQ17係被其次之電路所控制，以便使其增大在電源電壓Vdd上升時（接地電位下降）之動作電流。利用定電流源12，使偏壓電流流通至二極體形態之n通道型 MOSFETQ19與Q2 1。上述MOSFETQ21之源極被供應接地電位，在MOSFETQ19之閘極、汲極與電源電壓vdd之間設有上述定電流源12。對上述MOSFETQ19與Q2 1，設有閘極分別被共通連接之MOSFETQ20與Q22。此等MOSFETQ20與Q22 係被串聯連接，MOSFETQ22之源極被供應接地電位， MOSFETQ20之汲極被供應電源電壓vdd。上述MOSFETQ20 與Q22之連接點之電壓（1)被施加至上述MOSFETQ17之閘極，在此連接點與電源電壓Vdd之間設有電容器C3。與前述圖1之電路同樣地，在定電流源12所形成之電流流至MOSFETQ19與Q21之串聯電路。上述MOSFETQ21之閘極連接於上述MOSFETQ22之閘極，MOSFETQ20串聯連接於此MOSFETQ22，故分別以同樣之構造形成上述MOSFETQ19 與Q20及MOSFETQ21與Q22，並將其各臨限值電壓形成互等時，即可使與流至MOSFETQ19與Q21之電流同等之電流流通至MOSFETQ20與Q22。與MOSFETQ22同等之閘極電壓會被施加各MOSFETQ17之閘極，故如果MOSFETQ21、Q22 及Q 17之尺寸大小相等，則也可使1在定電流源12所形成之電流同樣之電流流至MOSFETQ17。 -18 -

94· m 年月日修正本 BBBBB 1295879 〇4) 上述M0SFETQ18係被其次之電路所控制，以便使其增大在電源電壓Vdd下降時（接地電位上升時）之動作電流。設有可使偏壓電流流通至二極體形態之P通道型MOSFETQ25 之閘極、汲極與接地電位之間之定電流源13。以與上述 MOSFETQ25構成電流鏡形態之方式設置MOSFETQ26 〇此等 MOSFETQ25、Q26之閘極與接地電位之間設置電容器C4，藉以謀求閘極電壓之穩定化。上述MOSFETQ25與Q26之源極連接於閘極接受定電壓 Vdc之N通道型MOSFETQ23、Q24之源極。因此，P通道型 MOSFETQ25與Q26之源極電位呈現相同電位而可施行電流鏡之動作。電源電壓Vdd被供應至上述MOSFETQ23i汲極，在上述MOSFETQ24之沒極與電源電壓Vdd之間設有由P 通道型MOSFETQ27與Q28所構成之電流鏡電路。上述 MOSFETQ28之汲極與接地電位之間設有二極體連接之N通道型 MOSFETQ29。此 MOSFETQ29與前述 M0SFETQ18 係被連接成電流鏡形態。與前述圖1之電路同樣地，定電流源13所形成之電流流至MOSFETQ23與Q25之串聯電路。上述MOSFETQ25之閘極連接於上述MOSFETQ26之閘極，MOSFETQ25串聯連接於此 MOSFETQ26，故分別以同樣之構造形成上述MOSFETQ23與 Q24及MOSFETQ25與Q26，並將其各臨限值電壓形成互等時，即可使與流至MOSFETQ25、Q23之電流同等之電流流通至MOSFETQ26、Q24。如果將MOSFETQ26之尺寸大小形成與MOSFETQ25相等，貝J也可使與上述定電流源13所形成 -19-

1295879 (ΐ5)|9νΐ ^ 之定電流同樣之電流流至上述MOSFETQ26。在本實施例中，為了也可檢知電源電壓Vdd之變化，並對應地增加差動M0SFETQ12、Q13之動作電流，在上述 MOSFETQ24與Q26之連接點與電源電壓Vdd之間設有電容器C 5。而，在本實施例中，也同樣為了降低耗電力，將流通至上述M0SFETQ17、Q18之電流設定於約120 //A程度之極小電流，但並非特別限制如此。圖1 9係表示圖2之實施例電路之動作之一例之說明用之波形圖。如圖19之波形圖所示，當電源電壓Vdd下降時，在前述MOSFETQ17、Q18等所形成之動作電流之下施行動作之差動電路中，其輸出電壓Vout也會降低，但P通道型 MOSFETQ26之源極之節點（6)電位會因上述電容器C5之耦合而降低，由於此節點（8)電位之降低，可使大於Vdc-Vth(N) 之電壓施加至差動MOSFETQ24之閘極、源極間，而使流向差動MOSFETQ24之電流增加。如前所述，由於僅設置使MOSFETQ26之定電流流至差動 MOSFETQ24之源極之電流路徑，故對應於流至上述 MOSFETQ24之電流之增加部分係由恢復至上述平衡之電壓（Vdc-Vth(N))之際之電容器C5之放電電流所供應。此電流之增加部分具有經由上述MOSFETQ27-Q28-Q29-Q18之電流鏡電路而使差動MOSFETQ12、Q13之動作電壓增加之作用。如此，上述電容器C5同時具有將上述電源電壓Vdd 之下降傳達至節點（6)之作用、及產生使上述節點（6)之電位恢復至原先之平衡狀態之際所產生之放電電流而增大 -20-

12958为⑽94年 1日修正本差動M0SFETQ12、Q13之動作電壓之作用。如本實施例所示，由於施行電源電壓Vdd之降低之檢出、及為改善當時之輸出電壓V〇ut之穩定化所需之動作頻率之差動MOSFET之動作電流的增加，故可利用高度之響應性控制輸出M0SFETQ16之閘極之電壓（4)，減少上述輸出電壓Vout (3)之突然降低。在上述電源電壓V d d降低之際，利用電容器^ 3降低節點 (1)之電壓。因此，與前述MOSFETQ24同樣地，流至 MOSFETQ20之電流會增加，並施行電容器C3之放電動作，而成為前述平衡之電壓Vth〇s〇。如圖1 9之波形圖所示，當電源電壓v d d呈現上升之變化時’與此相對應地，輸出電壓v〇ut (3)也會上升。此時，連接於M0SFETQ17之閘極之節點（丨）電位會因電容器C3之輕合而上升’由於此節點（丨）電位之上升，具有增大流至 M0SFETQ7之電流’增加差動M0SFETq12、q13之動作電流之作用。藉以施行增大流至差動M〇SFETQ12、Q13之動作電流’使供應至P通遒型之輸出M0SFETq16之閘極之控制電壓（4)上升而增大通電電阻值，並抑制上述輸出電壓 Vout之上升之動作。此種電源電壓Vdd上升時，利用設於MOSFETq24之源極與電源電壓Vdd間之電容器C5，提升源極之節點（6)之電位’使MOSFETQ24成為斷電狀態。對上述MOSFETq26之源極電位之上升’閘極電壓依然穩定地保持於原來之 Vdc-Vth(N)-Vth(p) ’故電流源M〇SFETQ26之閘極與源極間 -21 - 1295879 Μ II. 21 "^ 年月日修正本

之電壓會變大，並增大流至此MOSFETQ26之電流。其結果，因流至此MOSFETQ26之電流，而可高速地施行對電容器C 5之充電動作。也就是說，可隨著上述之電源電壓Vdd 之上升而高速響應，而完成充電動作，故其後即使電源電壓Vdd降低，上述電容器C5也可檢知電源電壓Vdd之降低，並改善與此對應之差動MOSFET之動作頻率。如上所述，利用在2個差動電路分別設有電容器C3與 C5，對於電源電壓Vdd之下降及上升等之變動，可利用φ M0SFETQ17與Q18之前述動作，暫時地增加差動M0SFETQ12 、Q 1 3之動作電流，改善其動作頻率。因此，可預估此種電容器C3、C5引起之暫時性的動作電流之增加，減少上述M0SFETQ17、Q18設定之動作電流，謀求低耗電力化。

本實施例之另一個特徵在於可降低動作電壓Vdd，或降低輸出電壓Vout。如圖19所示，輸入電壓（參考電壓）Viref 只要大於M0SFETQ12、Q13等之臨限值電壓Vth(N) + M0SFETQ17之汲極-源極間電壓即可。換言之，可設定為低於前述圖1之實施例之參考電壓之最低電壓=Vth(P) + Vth(N) + VI。又，P通道型MOSFET之臨限值電壓Vth(P)係以絕對值表示。在圖2之實施例中，對於接地電位上升之情形之動作，雖未特別加以說明，但與前述圖1之電路同樣地，由於接地電位之上升與電源電壓Vdd之下降等效，接地電壓之下降與電源電壓Vdd之上升等效，故可利用類似於圖1之實施例電路之情形之動作，施行輸出電壓Vout之穩定化考 -22-

1295879 m ' Λ11·2月1 時正本 (18) 作。圖3係表示搭載於本發明之半導體積體電路裝置之負反饋放大電路之另一實施例之電路圖。本實施例係前述圖1 之實施例之變形例，與圖1之實施例相比，主要的不同在於設於差動M0SFETQ1、Q2及Q3、Q4之共通發射極之電流源電路。 M0SFETQ71與前述圖 1之 M0SFETQ7相同。與此 M0SFETQ71 串聯連接之MOSFETQ72係利用對其閘極供應定電壓Vs而構成前述圖1之定電流源11 ^在本實施例中，設有閘極接受上述定電壓Vs之N通道型MOSFETQ82、Q92。此等 MOSFETQ82、Q92係分別設於上述差動MOSFETQ1、Q2及 Q3、Q4之共通源極，而可使定電流流通。以與此等MOSFETQ82、Q92成並聯形態之方式設有對應於前述圖1之M0SFETQ8、Q9之P通道型之電流源 M0SFETQ81、Q91，而與前述圖1之實施例同樣等效地，與構成前述偏壓電路之M0SFETQ71施行電流鏡動作。在本實施例中，係以上述MOSFETQ82、Q92產生之定電流、與對應於P通道型之M0SFETQ81與Q91產生之電源電壓Vdd之變動之可變電流之合成電流作為差動M0SFETQ1、Q2及 Q 3、Q 4之動作電流。在本實施例中，除了前述之電流源電路之變更以外，並在P通道型之輸出MOSFETQ10之閘極與汲極之間設置防止振盪等之相位補償用之電容器C6。本實施例之電路之動作因與前述圖1之實施例電路之動作相同，故省略其說明。 -23- 1295879 ⑼修正本

圖4係表示搭載於本發明之半導體積體電路裝置之負反饋放大電路之另一實施例之電路圖。本實施例係前述圖3 之實施例之變形例，主要係對圖3之實施例電路，在差動電路之負載電路上加以變更。在本實施例中，差動電路之P通道型M0SFETQ5、Q6並非連接成電流鏡形態，而係以推挽輸出構成方式擴大差動電路之輸出振幅，換言之，擴大施加至輸出MOSFETQ10之閘極之控制電壓之訊號振幅。 P通道型M0SFETQ5係設有構成二極體連接而形成電流鏡形態之P通道型M0SFETQ5卜利用此P通道型M0SFETQ51 使差動電路之一方之輸出電流變化成擠出電流，使其流通至設於接地電位側之N通道型之二極體連接之MOSFETQ52 。並對此MOSFETQ52，將MOSFETQ62連接成電流鏡形態。同樣情形，P通道型M0SFETQ6也設有構成二極體連接而形成電流鏡形態之P通道型M0SFETQ61 。利用此 M0SFETQ01使差動電路之他方之輸出電流變化成擠出電流，將其構成推挽形態，以便可輸出與設於接地電位側之上述MOSFETQ62所形成之電流之差分。此利用等P通道型 M0SFETQ6 1與N通道型MOSFETQ62所構成之推挽電路形成放大輸出訊號，以驅動上述P通道型MOSFETQ10。利用此種推挽輸出電路，可擴大差動電路之輸出振幅，施行良好效率之輸出M0SFETQ1(T之控制。在本實施例中，係在構成上述電流源電路及偏壓電路之M0SFETQ71、 Q8 1、Q91之閘極與接地電位之間設有電容器C7，以謀求 -24- 1295879 94.11. 21 ~一(20) 年月日修正本

此M0SFETQ71、Q8 1、Q9 1之閘極電壓之穩定化。圖5係表示搭載於本發明之半導體積體電路裝置之負反饋放大電路之另一實施例之電路圖。本實施例係前述圖3 之實施例之變形例，係對圖4之實施例電路，在輸出電路與相位補償電路上加以變更。在本實施例中，係對前述圖4之實施例電路，將輸出 MOSFETQ10構成N通道型。與此對應地，在差動電路中，取代MOSFETQ52而將MOSFETQ62構成二極體連接形態，而利用M0SFETQ51與Q52構成推挽輸出電路。此推挽輸出電路之輸出訊號係被施加至N通道型之輸出MOSFETQ10之閘極。相位補償電路係在插入於輸出MOSFETQ10之源極與輸出電壓Vout之電阻R1、上述輸出MOSFETQ10之源極輸出、與前述M0SFETQ61、Q62之連接點間設有電容器C6。圖6係表示搭載於本發明之半導體積體電路裝置之負反饋放大電路之另一實施例之電路圖。本實施例係前述圖2 之實施例之變形例，係對圖2之實施例電路，顯示差動電路之輸出部之變形例與定電流源12及13之具體的構成。差動電路之輸出部與前述圖4、圖5同樣地，使用 M0SFETQ14、Q141、Q142、Q15、Q151、Q152所構成之推挽電路。故可藉此擴大供應至p通道型之輸出M0SFETQ16 之閘極之控制電壓之訊號振幅。利用閘極、源極間接受定電壓Vs之]Sf通道型M0SFETQ31 形成電流，將其供應至設於電源電壓Vdd之P通道型 MOSFETQ32、Q 3 3所構成之電流鏡電路，將MOSFETQ33使 -25- 94 11 21 年月日修正本 1295879 (21) 用作為前述圖2之定電流源12。同樣情形，利用閘極、源極間接受定電壓Vs之N通道型MOSFETQ30形成定電流，將此MOSFETQ30使用作為前述圖2之定電流源13。圖7係表示搭載於本發明之半導體積體電路裝置之負反饋放大電路之另一實施例之電路圖。本實施例係前述圖1 之實施例之變形例，係對圖1之實施例電路，在檢出電源電壓Vdd之上升之電路中利用前述圖6之實施例電路。也就是說，在差動M0SFETQ3、Q4之共通源極與接地電位之間設有N通道型M0SFETQ9。在此N通道型M0SFETQ9之間極設有對應於前述圖6之M0SFETQ17之電路。與前述圖6同樣地，利用閘極、源極間接受定電塵v s之 N通道型MOSFETQ35形成電流，將其供應至設於電源電壓 Vdd之P通道型MOSFETQ36、Q37所構成之電流鏡電路，將 MOSFETQ37使用作為前述圖2之定電流源12。使上述電流源流通至二極體形態之N通道型MOSFETQ38與Q40。上述 MOSFETQ40之源極被供應接地電位。設有閘極分別被共通連接於上述MOSFETQ38與Q40之MOSFETQ39與Q41。此等 MOSFETQ39與Q41係被串聯連接。M0SFETQ41之源極被供應接地電位^ MOSFETQ20之沒極被供應電源電壓vdd。上述MOSFETQ20與Q22之連接點連接於上述M0SFETQ9之閘極，在此連接點與電源電壓Vdd之間設有電容器C9。圖8係表示設於本發明之半導體積體電路裝置之降壓電路之一實施例之電路圖。本實施例之降壓電路基本上係由形成對應於降壓電壓Vout而設定之參照電壓Vref之定電壓 -26 - 1295879 (22) %11· 21—-—年月日修正本產生電路、與2個負反饋放大電路pa 1與ΡΑ2所構成，用以形成供應至電阻RL與電容CL所形成之等效電路所示之内部電路之動作電壓（降壓電壓）v〇ut。半導體積體電路裝置在其内部電路處於有效狀態時，利用内邵電路之動作，使較大之耗電流流通。内部電路可對應於其動作狀態，使其耗電流之大小發生變化，且以較高頻率發生變化。為了對應此種内部電路之動作電流之變化’施行其動作電壓之降壓電壓v〇加之穩定化，在負反饋放大電路PA1施行利用MOSFETQ44形成充分之偏壓電流之設計。例如，將上述偏壓電流設定為數百// A程度。如上所述，在内部電路處於有效狀態時，内部電路所消耗I私/爲車又大’即使在上述降壓電路將偏壓電流設定為數百β A其比率仍然很小，與其利用設置此降壓電路來增加此種电机/肖耗量，不如配合前述m〇sfet之微細化而採用避免短通道效應及熱載流子之問題之方法較為上策。在半導體積體電路裝置之内部電路處於備用狀態時’如在上述降壓電路中， .^ ^ 私略甲，使數百β A之電流持續流通，將會大幅超過利用雷、、At、电池驅動又可攜式電子機器所要求之待機電流。因此，如杲刹田曰u J用卵片選擇訊號/CS之類之訊號，使半導體積體電路裝w _ 置處於備用狀態，則可使上述 MOSFETQ44處於斷電狀賤 ,.^ " 降低上述負反饋放大電路P A1 <動作電流。如此，為了形成在自及鉀二夕户主道祕政、貝放大電路P A 1停土動作時，換 Π，在丰導體積體電路 S處於備用狀態時之内部電路 -27 - 1295879 ㈤ 94. ιϊ^ι~-η 年月日修正本

之降壓電壓’設有負反饋放大電路ΡΑ2…反饋放大電路ΡΑ2係由以刖述圖1、圖2為代表之實施例電路所構成，其動作電流如前所述，控制在約120 "Α程度内。在半導體積！：路裝置處於備用狀態時，基本上，内部電路只會；漏电μ通，故只要·施行彌補上述漏電流之降壓電壓Vout 之下降之動作即可。刖述可攜式電子機器並非將所有機能均設置於^個體積體電路裝置，一般係以cpu等控制裝置為中心，利用構成圮憶體等週邊電路之多數半導體積體電路裝置構成其系統。通常，在i個系統中，共通使用多數半導踢電路裝置之電源電壓Vdd及接地電位。而，i個半導俨二體電路裝置處於備用狀態時，通常…個半導體心：路裝置會處於有效狀態。 ^ 因此，在處於上述備用狀態之半導體積體電路裝置中，利用上述負反饋放大電路PA2維持内部電路之動作電壓時，可能因使另一半導體積體電路裝置成為有效狀態，而使系統之電源電壓Vdd及接地電位產生雜訊，並使上述2 _ 用狀態之半導體積體電路裝置之電源電壓Vdd及接地電位發生變動。因此，在備用狀態之半導體積體電路装置中，有必要使施行降壓動作之負反饋放大電路對此種電源電壓Vdd及接地電位之變動，具有使供應至内部電路之》降壓電壓穩定化之機能。電前述圖1、圖2等所代表之負反饋放大電路如前所述，對源電壓Vdd及接地電位之變動，具有使供應至内部電路 -28-

1295879 (,) 之降壓笔壓穩定化之機能’且可形成極小之待機時之耗電 /瓦’故適合於使用作為本實施例之降壓電路之負反饋放大電路PA2。備用狀態之半導體積體電路裝置之内部電路如果僅流通漏電流，且僅用來應付電源電壓Vdd及接地電位之變動’則/、要利用上述負反饋放大電路pA2即可使降壓電壓 Vout穩定化。但，有時可能因突如其來之雜訊等，使得内部私路之一邵分必須暫時地執行未能預期之動作。此時，在上述負反饋放大電路PA2中，在電源電壓vdd及接地電位一定而僅降壓電壓v〇ut有變動時，即不具有如前述電源電壓Vdd等有變動時一般，使動作電壓增加之機能。因此’如上所述，在電源電壓Vdd及接地電位一定而僅降壓電壓Vout有變動時，内部電路之動作電壓會突然大幅下降，而需花費較長時間才能恢復。在内部電路具有暫存器或記憶單元之類之記憶電路之情形時，如果如上所述，内部電路之動作電壓突然大幅下降，而需花費較長時間才能恢復’則會有喪失應保存之記憶資訊之問題。在本實施例中’設有降壓電| V〇ut之檢出電路，如前所述’在降壓電壓Vout下降時，儘管負反饋放大電路PA1仍處於備用狀態，仍然可使負反饋放大電路PA丨處於動作狀態’藉以使降壓電壓Vout迅速至上述變動前之狀態，謀求其穩定化。參照電壓Vref被供應至MOSFETQ40之閘極，降壓電壓 Vout被供應至源極。在M〇SFETQ40i汲極與電源電壓vdd -29- 1295879 (25) 94.1L 21 ~年月日修正本

之間設有閘極被供應接地電位而施行作為負電阻之動作之 P 通道型 M0SFETQ41。在 Vref-Vout<Vth(N)時，使 MOSFETQ40處於斷電狀態，在Vref-Vout>Vth(N)時，使 MOSFETQ40處於通電狀態，故可施行利用其臨限值電壓 Vth(N)之降壓電壓Vout之檢知動作。對應於此MOSFETQ40之通電狀態/斷電狀態，利用 M0SFETQ41形成電壓訊號，並利用構成放大元件之p通道型MOSFETQ42與構成負載元件之n通道型MOSFETQ43所構肇成之反轉放大電路加以放大，再利用CMOS反相器電路 INV1予以反轉放大，即可形成電壓檢出訊號。此電壓檢出訊號與前述晶片選擇訊號/C S被輸入至”與非’’門電路G 1，利用此門電路G 1之輸出訊號控制形成前述負反饋放大電路PA1之動作電流之MOSFETQ44。也就是說，負反饋放大電路PA1不管在晶片選擇訊號/CS處於低位準之半導體積體電路裝置之有效狀態，或在晶片選擇訊號/CS處於高位準之半導體積體電路裝置之備用狀態，均 | 可在上述檢出訊號處於低位準之降壓電壓Vout下降時，處於動作狀態而強力地使降壓電壓Vout穩定化。圖9係表示搭載於本發明之半導體積體電路裝置之負反饋放大電路之另一實施例之電路圖。本實施例係前述圖5 或圖7之實施例之變形例。設於差動M0SFETQ1、Q2之共通發射極之電流源MOSFET、其控制電路及設於差動 M0SFETQ1、Q2'及Q3、Q4之輸出電路部係對應於圖5之實施例電路，設於差動M0SFETQ3、Q<4之共通發射極之電流 -30-

1295879 Ψηη^ΙΙ (26) 源MOSFET與其控制電路係對應於圖7之實施例之電路。圖10係表示設於本發明之半導體積體電路裝置之電容器之一實施例之元件構造剖面圖。本實施例之電容器如前述設於負反饋放大電路之電容器C 1、C2等所示，主要係用於檢知電源電壓Vdd及接地電位之變動及增加對應於此之負反馈放大電路之動作電流。又，必要時，如電容器 C4等所示，也可用於偏壓之穩定化，或如電容器C6等所示，也可用於相位補償。本實施例之電容器係使用MO S電容。在形成於P型半導體基板之表面之N型WELL (井）區域上，介隔著與MOSFET 之閘絕緣膜同樣薄的絕緣膜而設有與MOSFET之閘極同樣之導電體，以作為電容器之一方電極A，但並非特別限制如此。在上述N型WELL之週邊部形成N+型之擴散層，以此作為電容器之他方電極B。上述MO S電容係以上述導電體與N型WELL作為兩個電極，並將夾在其間之絕緣膜構成電介質。又，接地電位等之基板偏壓SUB被供應至P型半導體基板。為了供應此電壓SUB，在基板表面設有P +擴散層。圖11係表示設於本發明之半導體積體電路裝置之電容器之另一實施例之元件構造剖面圖。本實施例之電容器也使用MOS電容。在形成於N型半導體基板之表面之P型 WELL (井）區域上，介隔著與MOSFET之閘絕緣膜同樣薄的絕緣膜而設有與MOSFET之閘絕緣膜同樣之導電體，以作為電容器之一方電極A，但並非特別限制如此。在此導電 -31- (27)1295879 Μ il. 21 ^ ^年月日修正本

體之兩側設有與與M0SFET之源極、汲極同樣之Ν+擴散層。又，在上述Ν型WELL之週邊部形成對供應偏壓4 P+型之擴散層，與上述N +擴散層共同以導電體構成之配線加以連接，以此作為電容器之他方電極B。上述 MOS電容係以上述導電體與形成在卩型well之表面之通道作為兩個電極，並將夾在其間之絕緣膜構成電介質。又，電源電壓VDD等之基板偏壓被供應至p型半導體基板。為了供應此電壓VDD，在基板表面設有N +擴散層。圖丨2係表示設於本發明之半導體積體電路裝置之電阻几件之一實施例之元件構造剖面圖。本實施例之電阻元件系被使用於構成刼述圖5之相位補償電路之電阻r 1等。在形成於矽基板上之電場絕緣膜上形成多晶矽層，將其使用作為電阻元件。在此多晶矽層中，導入構成電阻元件用之半導體雜質。圖1 3係表示設於本發明之半導體積體電路裝置之電阻兀件之另一實施例之元件構造剖面圖。本實施例之電阻元件係被使用於構成前述圖5之相位補償電路之電阻r工等。在本實施例中，係將擴散層使用作為電阻元件。在形成於P型半導體基板之表面之N型WELL (井）區域上，形成有與P通道型MOSFET之源極、汲極同樣之p +擴散層，以作為電阻元件，但並非特別限制如此。又，將電源電壓VDD 施加至N型WELL，以作為偏壓，將接地電位等之基板偏壓 SUB供應至P型·半導·猶棊板。為了供應上述電源電壓 VDD，在N型WELL設有N +擴散層，為了供應電壓SUB，在 -32- 1295879 (28)

反大電負放的之饋體置反具裝負之路之A1 電例 P 體施路積實電體本大導圖放半路# 之電反。明之負層發例之散本施示擴於實所 P+設一 8 有示之圖設表路述面係電前表14大係板圖放路基饋.電路。前述之電流源MOSFETQ44形成差動MOSFETQ45、Q46 之動作電流。在此等差動MOSFETQ45、Q46之汲極設有呈現電流鏡形態之P通道型MOSFETQ47、Q48所構成之負載電路。此差動電路之輸出電壓係經由P通道型之輸出 MOSFETQ49被輸出。此MOSFETQ49之汲極輸出係被反饋至差動MOSFETQ46之閘極，參照電壓Vref被施加至差動 MOSFETQ45之閘極，而施行形成對應於此參照電壓Vref之輸出電壓Vout之電壓輸出器動作。圖1 5係表示本發明之半導體積體電路裝置之一實施例之構成圖《本實施例係適合於以疊層封裝體構成半導體積體電路裝置之情形。例如，將晶片1與晶片2重疊安裝於基板上。此時，例如晶片2較小時，可將晶片尺寸較小之一方置於上方而構成疊層構造，而後，由基板利用焊接線連接至各晶片。如前所述，可利用藉電池驅動而施行動作之可攜式機器等所使用之快閃記憶體作為晶片1，利用SRAM作為晶片2 而構成1個半導體積體電路裝置。例如施行高速記憶動作時，可在SRAM存取，並將希望非揮發化之資料存取於快閃記憶體。由於可將2種記憶晶片搭載於1個半導體積體電路裝置，故適用於要求小型化及輕量化之可攜式電子機 -33-

1295879 ‘ 9本n.!1日修正本 (29) L--- 圖16係表示使用本發明之半導體積體電路裝置之電子裝置之一實施例之區塊圖。本實施例之電子裝置適用於可攜式電子機器，但並非特別限制如此。本實施例之電子裝置係由控制器1C、NOR型快閃（Flash) 記憶體與SRAM (靜態型RAM)所構成。控制器1C例如係由單晶片之微電腦所構成。各1C之資料端子係互相被多數訊號線構成之資料總線所連接。由控制器1C之位址端子輸出之位址訊號係經由位址總線被供應至上述2個記憶晶片之位址端子。控制器1C具有適合上述2個記憶晶片之控制端子，經由控制總線連接於各記憶晶片之控制端子。控制器1C在對NOR型快閃記憶體施行存取時，係被供應由上述位址端子所供應之位址訊號與由上述控制端子所供應之控制訊號，但並非特別限制如此。若是由控制訊號指示寫入之窝入動作，則由控制器1C之資料端子將窝入資料輸入至快閃記憶體。若是由控制訊號指示讀出之讀出動作，則將由快閃記憶體輸出之讀出資料輸入至控制器1C 之資料端子。控制器1C在對SRAM施行存取時，係被供應由上述位址端子所供應之位址訊號與由控制端子所供應之控制訊號，但並非特別限制如此。若是由控制訊號指示寫入之寫入動作，則由控制器1C之資料端子將寫入資料輸入至 SRAM之資料端子。若是由控制訊號指示讀出之讀出動作，則將由SRAM輸出之讀出資料輸入至控制器1C之資料 -34 - (30)1295879 ^ΠΓ21-年月日修正本

端子。在本實施例中，為了達成SRAM之記憶資訊之非揮發化，施行經由系統電源（2)、逆流防止二極體（4)而對電源端子供應來自備用電池（3)之電源電壓之動作。利用系統電源（1)將電源電壓供應至快閃記憶體。備用電池（3)使用電池谷I小之鈕扣型電池。是故，利用此種電池施行記憶資訊之備用動作時，如前所述，為了延長電池壽命，有必要極力減少在sRam所消耗之電流。例如’可利用切斷系統電源（2)而使SRAM成為待機制狀態’而利用備用電池保持記憶資訊。此時，如果在供應系統電源（2)之狀態下，利用控制器IC在快閃記憶體施行寫入或讀出時’可能因流至此記憶體之動作電流或流至控制器IC之動作電流等，而在系統電源（1)或接地電位產生大的雜訊。SRAM由於前述之系統電源（2)與系統電源（1)分離的關係故雜訊不會進入電源端子，但因接地電位具有共通性’故在上述利用控制器1C在快閃記憶體施行寫入或讀出之際’雜訊會進入接地電位，故在此待機時，可利用前述負反饋放大電路PA2謀求降壓電壓Vout之穩定化，而有益於記憶資訊之保持。在採行將系統電源共通地供應至快閃記憶體與SRAM之電源端子之構成中，使SRAM處於待機狀態，而在快閃記憶體施行寫入或讀出時，在存取於快閃記憶體之際所生之電源雜訊也會傳達至SRAM。是故，在此待機時，可利用設於SRAM之前述負反饋放大電路PA2謀求降壓電恩v〇ut -35- 1295879 (3〇 y3. lL 2 ΐ--— 年月日修正本

ι穩定化，而有益於記憶資訊之保持。以上已就本發明人所創見之發明，依據實施例予以具體說明，但本案發明並不僅限定於前述實施例，在不脫離其要曰之範圍内’當然可作種種變更。例如，也可將參照電壓事先設定於小於降壓電壓，而利用負反饋放大電路施行私壓放大動作。此時，可利用反饋量設定電壓增益。如使其反饋輸出電壓之1/2，即可將參照電壓縮小至輸出電壓之 1/2 〇 [發明之功效] 本案所揭示之發明中’較具有代表性之發明所能獲功效可簡單說明如下：對差動放大MOSFET通以利用流源設定耗電流之偏壓電流，在外部電源電壓、：路節點之間設置電容器，利 ^ ^ 壓之下m 述電容器檢知外部電源電壓〈下降，依據此種外部電源變動，利用通二’增大上述差動放大_随之動作電^二： ::外部電源電壓之下降之輸出電壓之穩定化動作謀I:;:力化，-面即使對電源電壓或接:: 文動也可獲得穩定之輸出電壓之效果。 [圖式之簡單說明] 圖1係表示搭載於本發明讀放大電路之-實施：、二導體積體電路裝置之負反貞她例 < 電路圖。圖2係表示搭裁於太& 铲、“ 本發明之半導體積體電路裝置之备饋攻大電路之另一實施例之電路圖。裝置<負反圖3係表示搭載於本發明之半導體積體電路裝置之負反 -36-

1295879 ㈤饋放大電路之另一實施例之電路圖。圖4係表示搭載於本發明之半導體積體電路裝置之負反饋放大電路之另一實施例之電路圖。圖5係表示搭載於本發明之半導體積體電路裝置之負反饋放大電路之另一實施例之電路圖。圖6係表示搭載於本發明之半導體積體電路裝置之負反饋放大電路之另一實施例之電路圖。圖7係表示搭載於本發明之半導體積體電路裝置之負反饋放大電路之另一實施例之電路圖。圖8係表示設於本發明之半導體積體電路裝置之降壓電路之一實施例之電路圖。圖9係表示搭載於本發明之半導體積體電路裝置之負反饋放大電路之另一實施例之電路圖。圖10係表示設於本發明之半導體積體電路裝置之電容器之一實施例之元件構造剖面圖。圖11係表示設於本發明之半導體積體電路裝置之電容器之另一實施例之元件構造剖面圖。圖1 2係表示設於本發明之半導體積體電路裝置之電阻元件之一實施例之元件構造剖面圖。圖1 3係表示設於本發明之半導體積體電路裝置之電阻元件之另一實施例之元件構造剖面圖。圖1 4係表示設於本發明之半導體積體電路裝置之負反饋放大電路之一實施例之電路圖。圖1 5係表示本發明之半導體積體電路裝置之一實施例 -37- 1 Μ 11 2Γ—- (33) 年月日修正本 IM^i 1295879 之構成圖。圖16係表示使用本發明之半導體積體電路裝置之電子裝置之一實施例之區塊圖。圖17係圖1之實施例電路之動作之一例之說明用之波形圖。圖1 8係圖1之實施例電路之動作之另一例之說明用之波形圖。圖1 9係圖2之實施例電路之動作之一例之說明用之波形圖。圖2 0係表示差動放大電路之動作電流之動作頻率之關係之特性圖。圖2 1係表示在本發明之前被探討過之負反饋放大電路之一例之電路圖。圖22係表示在本發明之前被探討過之降壓電路之一例之電路圖。 [圖式代表符號說明] Q1〜Q15 1…MOSFET、C1〜C9…電容器、II〜13…定電流源、PA1、PA2…負反饋放大電路、G…門電路、INV1… 反相！§電路、

Nla、Nib…N通道型MOSFET、Pla〜c…P通道型 MOSFET、Ila···定電流源。 -38-

Claims

Ι29^ί?0339511號專利申請案年月曰修正替換頁中文申請專利範圍替換本(97年1月)--^ 拾、申請專利範圍 1. 一種半導體積體電路裝置，其特徵在於包含：第1電源端子，其係接受第1電源電壓者；接地端子，其係接受接地電位者；及電壓產生電路，其係接受前述第1電源電壓與接地電位而形成低於前述第1電源電壓之第2電源電壓者；前述電壓產生電路係包含第1差動放大電路；第2差動放大電路；輸出電路，其係依據前述第1及第2差動放大電路之輸出訊號而輸出前述第2電源電壓者；第1 電容元件；第2電容元件；及基準電壓端子，其係接受低於前述第1電源電壓之基準電壓者；前述第1差動放大電路係包含第1 MOSFET，其係包含連接於前述基準電壓端子之閘極者；與第2 MOSFET，其係包含連接於前述輸出電路之輸出端子之閘極者；前述第2差動放大電路係包含第3 MOSFET，其係包含連接於前述基準電壓端子之閘極者；與第4 MOSFET，其係包含連接於前述輸出端子之閘極者；連接前述第1 MOSFETi汲極與前述第3 MOSFET之汲極；連接前述第2 MOSFET之汲極與前述第4 MOSFET之汲極；將前述第1 MOSFET之源極與前述第2 MOSFET之源極連接於第1共通節點；

I295879 9ϋ·日修正替換頁將前述第3 MOSFET之源極與前述第4 MOSFET之源極連接於第2共通節點；以使前述第1電源端子與前述第1共通節點之間之電容大於前述第1電源端子前述第2共通節點之間之電容之方式，將前述第1電容元件連接於前述第1電源端子與前述第1共通節點之間；以使前述接地端子與前述第2共通節點之間之電容大於前述接地端子與前述第1共通節點之間之電容之方式，將前述第2電容元件連接於前述接地端子與前述第2共通節點之間者。 2·如申請專利範圍第1項之半導體積體電路裝置，其中前述第1差動放大電路係包含第1電流源，其係連接於前述第1共通節點與前述接地端子之間者；前述第2差動放大電路係包含第2電流源’其係連接於前述第2共通節點與前述接地端子之間者。 3_如申請專利範圍第2項之半導體積體電路裝置，其中前述第1電流源係包含第7 M0SFET，其係在前述第1 共通節點與前述接地端子之間包含源極·沒極路徑者；將以前述接地電位為基準而形成之偏壓供應至前述第7 MOSFET之閘極，且前述第7 MOSFET之導電型異於前述第1及第2 MOSFET之導電型者。 4.如申請專利範圍第3項之半導體積體電路裝置，其中前述第2電流源係包含第8 MOSFET，其係在前述第2 共通節點與前述接地端子之間包含源極·汲極路徑

者；將以前述接地電位為基準而形成之偏壓供應至前述第8 MOSFET之閘極，且前述第8 MOSFET之導電型異於前述第3及第4 MOSFET之導電型者。 5-如申請專利範圍第1項之半導體積體電路裝置，其中前述第1及第2差動放大電路係包含共通之負載電路；前述負載電路係包含第5 MOSFET，其係在前述第1 MOSFET之汲極與前述第1電源端子之間包含源極•汲極路徑者；與第6 MOSFET，其係在前述第2 MOSFET之汲極與前述第1電源端子之間包含源極·汲極路徑，且與前述第5 MOSFET連接成電流鏡者。 6. 如申請專利範圍第5項之半導體積體電路裝置，其中前述輸出電路係包含第9 MOSFET，其係包含連接於前述第1 MOSFET之汲極之閘極與連接於前述第1電源端子與前述輸出端子之間之源極·汲極路徑者。 7. 如申請專利範圍第1項之半導體積體電路裝置，其中前述第1及第2差動放大電路係包含共通之負載電路，前述負載電路係包含第10 MOSFET，其係在前述第1 MOSFET之汲極與前述第1電源端子之間包含源極·汲極路徑者；與第11 MOSFET，其係在前述第2 MOSFET之汲極與前述第1電源端子之間包含源極·汲極路徑者；前述輸出電路係包含推挽電路；與第12 MOSFET，其係接受前述推挽電路之輸出訊號而施行動作，並輸出

12958, ^ %爹正替換頁前述第2電源電壓者；前述推挽電路係包含串聯連接於前述第i電源端子與前述接地端子之第13及第14 MOSFET，依據流至前述第10及第11 MOSFET之電流，互補地驅動前述第13及第 14 MOSFET者。 8·如申請專利範園第1項之半導體積體電路裝置，其中前述電壓產生電路係包含相位補償電路，其係變更前述第1及第2差動放大電路之頻率特性、或前述輸出電路之頻率特性者。 9. 一種半導體積體電路裝置，其特徵在於包含：外部電源端子；外部接地端子；内部電壓產生電路，其係將由前述外部電源端子供應之外部電壓變換成内部電壓者；及内部電路，其係接受前述内部電壓，以作為電源電壓者；前述内部電壓產生電路係包含第1導電型之第1 MOSFET ；第1導電型之第2 MOSFET ;第1電流源，其係連接於前述第1及第2 MOSFET之共通源極者；負載電路，其係設於前述第1及第2 MOSFET之至少一方之汲極與前述外部電源端子之間者；電容元件，其係連接於前述共通源極與前述外部電源端子之間者；及第3 MOSFET，其係依據前述第1及第2 MOSFET之至少一方之輸出訊號輸出前述内部電壓者；

12958謂· 將基準電壓供應至前述第1 MOSFET之閘極，將依據前述第3 MOSFET之輸出訊號之訊號輸入至前述第2 MOSFET之閘極；前述電流源係包含第2導電型之第4 MOSFET，其係在前述共通源極與前述接地端子之間包含源極·沒極路徑者。 10·如申請專利範圍第9項之半導體積體電路裝置，其中前述負載電路係包含第2導電型之第5 MOSFET，其係在前述第1 MOSFET之汲極與前述外部電源端子之間包含源極·汲極路徑者；及第2導電型之第6 MOSFET，其係在前述第2 MOSFET之汲極與前述外部電源端子之間包含源極·汲極路徑者。 11. 如申請專利範圍第9項之半導體積體電路裝置，其中前述内部電壓產生電路係包含第1導電型之第7 MOSFET，其係包含連接於前述第1 MOSFET之閘極之閘極與連接於前述第1 MOSFET之汲極之汲極者；第1導電型之第8 MOSFET，其係包含連接於前述第2 MOSFET之閘極之閘極、連接於前述第2 MOSFET之汲極之沒極與連接於前述第7 MOSFET之源極之源極者；及第2電流源，其係連接於前述第7及第8 MOSFET之共通源極者。 12. 如申請專利範圍第1 1項之半導體積體電路裝置，其中前述第1電流源係包含第2導電型之第9 MOSFET，其係在前述第1及第2 MOSFET之共通源極與前述接地端子之間包含源極·汲極路徑者；

正替換頁前述第2電流源係包含第1導電型之第10 MOSFET，其係在前述第7及第8 MOSFET之共通源極與前述接地端子之間包含源極·汲極路徑者。 13. —種半導體積體電路裝置，其特徵在於包含：第1電源端子，其係接受第1電源電壓者；接地端子，其係接受接地電位者；及電壓產生電路，其係形成低於前述第1電源電壓之第 2電源電壓者；前述電壓產生電路係包含第1 MOSFET ;第2 MOSFET ; 電流源，其係連接於前述第1及第2 MOSFET之共通源極者；負載電路，其係設於前述第1及第2 MOSFET與前述第1電源端子之間者；電容元件，其係連接於前述共通源極與前述第1電源端子之間者；及第3 MOSFET，其係依據得自前述負載電路之訊號而輸出前述第2電源電壓者；將以前述接地電位為基準形成之基準電壓供應至前述第1 MOSFET之閘極；將依據前述第3 MOSFET之輸出訊號之訊號輸入至前述第2 MOSFET之閘極；構成將對前述接地電位之外部電壓之變動經由前述電容元件傳達至前述共通源極；前述第1電源電壓向前述第1電源電壓與前述接地電位之差變小之方向變動時，擴大前述共通源極之電簦與前述基準電壓之差；

Π95879萃·’月Μ修正替換頁前述第1電源電壓向前述第1電源電壓與前述接地電位之差變大之方向變動時，縮小前述共通源極之電壓與前述基準電壓之差者。 14. 如申請專利範圍第1 3項之半導體積體電路裝置，其中前述電流源係包含第4 MOSFET，其係包含被供應以前述接地電位為基準形成之偏壓之閘極、被連接於前述共通源極之源極、及被連接於前述接地端子之汲極者；前述第1電源電壓向前述第1電源電壓與前述接地電位之差變小之方向變動時，增加經由前述第4 MOSFET而對前述電容元件之充電電流者。 15. —種半導體積體電路裝置，其特徵在於包含：第1電源端子，其係接受第1電源電壓者；接地端子，其係接受接地電位者；電壓產生電路，其係形成低於前述第1電源電壓之内部電源電壓者；及内部電路，其係以前述内部電源電壓為電源者；前述電壓產生電路係包含差動放大電路，其係一方之輸入端子被供應基準電壓者；輸出MOSFET，其係依據前述差動放大電路之輸出訊號而輸出前述内部電源電壓者；及反饋電路，其係將依據前述輸出MOSFET之輸出訊號之訊號施加至前述差動放大電路之他方輸入端子者；前述差動放大電路係包含第1 MOSFET，其係包含連接於前述一方輸入端子之閘極者；第2 MOSFET，其係 Μ 1έ修正替換頁 W η | J 1295 包含連接於前述他方輸入端子之閘極、且包含與前述第1 MOSFET之源極共通連接之源極者；及電流源，其係被連接於前述第1及第2 MOSFET之共通源極與前述接地端子之間者；前述電流源係包含第3 MOSFET及第4 MOSFET，其係被並聯連接於前述共通源極與前述接地端子之間者；前述第1電源電壓向前述第1電源電壓與前述基準電壓之差變大之方向變動時，以增加前述第3 MOSFET之源極·沒極電流之方式被控制，前述第1電源電壓向前述第1電源電壓與前述基準電壓之差變小之方向變動時，以增加前述第4 MOSFET之源極·汲極電流之方式被控制者；前述電壓產生電路係包含被連接於前述第1電源端子與前述第3 MOSFET之閘極之間之第1電容元件、及防止前述第3 MOSFET之閘極電壓在設定值以下之電路者。 16.如申請專利範圍第1 5項之半導體積體電路裝置，其中前述電壓產生電路係包含第1導電型之第6 MOSFET，其係在前述第1電源端子與前述接地端子之間包含源極·汲極路徑者；及第2電容元件，其係連接於前述第 6 MOSFET之源極與前述第1電源端子之間者；且在前述第6 MOSFET之閘極接受以前述接地電位為基準所形成之偏壓，並依據前述第6 MOSFET之源極.汲極電流控制前述第4 MOSFET之源極·汲極電流者。 12958 /p^. k y i l^MI 17. —種半導體積體電路裝置，其特徵在於包含：第1電源端子，其係接受第1電源電壓者；接地端子，其係接受接地電位者；及電壓產生電路，其係形成低於前述第1電源電壓之第 2電源電壓者；前述電壓產生電路係包含第1 MOSFET ;第2 MOSFET ;第3 MOSFET，其係在前述第1及第2 MOSFET之共通源極與前述接地端子之間包含源極·汲極路徑者；負載電路，其係設於前述第1及第2 MOSFET與前述第1電源端子之間者；驅動電路，其係形成施加至前述第3 MOSFET之閘極之電壓者；及第4 MOSFET，其係依據得自前述負載電路之訊號而輸出前述第2電源電壓者；將基準電壓供應至前述第1 MOSFET之閘極，將依據前述第4 MOSFET之輸出訊號之訊號輸入至前述第2 MOSFET之閘極；前述驅動電路係包含電容元件，其係將前述第1電源電壓之變動傳達至前述第3 MOSFET之閘極者；及限制電路，其係在前述第1電源電壓向縮小前述第1電源電壓與前述接地電位之差之方向變動時，限制前述第3 MOSFET之源極·汲極電流之降低者。 18. 如申請專利範圍第1 7項之半導體積體電路裝置，其中前述負載電路係包含第5 MOSFET，其係在前述第1 MOSFET之汲極與前述第1電源端子之間包含源極·汲極路徑者；及第6 MOSFET，其係在前述第2 MOSFETi汲 I29587SfeTrrriT 年月日修正替換頁

極與前述第1電源端子之間包含源極·汲極路徑者；前述電壓產生電路係包含第7 MOSFET及第8 MOSFET ，其係串聯連接於前述第1電源端子與前述接地端子之間者；利用依據流至前述第5及第6 MOSFET之電流而施行互補動作之前述第7及第8 MOSFET驅動前述第4 MOSFET者〇 19. 如申請專利範圍第1 8項之半導體積體電路裝置，其中包含：相位補償電路，其係變更前述第4 MOSFET之頻率特性者。 20. —種半導體積體電路裝置，其特徵在於包含：第1電源端子，其係接受第1電源電壓者；内部電壓產生電路，其係將第1電源電壓變換成第2 電源電壓者；内部電路，其係接受前述第2電源電壓而施行動作者；及接地端子，其係接受接地電位者；前述内部電壓產生電路係包含第1 MOSFET ;第2 MOSFET;第1電流源，其係連接於前述第1及第2 MOSFET 之共通源極者；負載電路，其係設於前述第1及第2 MOSFET與外部電源端子之間者；第3 MOSFET，其係依據前述第1及第2 MOSFET之至少一方之輸出訊號而輸出前述内部電壓者；及第4 MOSFET，其係構成電容元件者；

12958799^ 曰修正機頁將基準電壓供應至前述第1 MOSFET之閘極，將依據前述第3 MOSFET之輸出訊號之訊號輸入至前述第2 MOSFET之閘極；以前述第4 MOSFET之閘極作為前述電容元件之一方電極，以連接前述第4 MOSFET之源極與汲極之共通節點作為前述電容元件之他方電極；前述電容元件係連接於前述共通源極與前述第1電源端子之間者。 21. —種半導體積體電路裝置，其特徵在於包含：第1電源端子，其係接受第1電源電壓者；電壓產生電路，其係輸出低於前述第1電源電壓之第 2電源電壓者；及接地端子，其係接受接地電位者；前述電壓產生電路係包含第1 MOSFET ;第2 MOSFET :第3 MOSFET，其係在前述第1及第2 MOSFET之共通源極與前述接地端子之間包含源極·汲極路徑者；負載電路，其係設於前述第1及第2 MOSFET與前述第1電源端子之間者；驅動電路，其係形成施加至前述第3 MOSFET之閘極之電壓者；及第4 MOSFET，其係依據得自前述負載電路之訊號而輸出前述第2電源電壓者；將基準電壓供應至前述第1 MOSFET之閘極，將依據前述第4 MOSFET之輸出訊號之訊號輸入至前述第2 MOSFET之閘極；前述驅動電路係包含第5 MOSFET，其係構成電容元 1295879

件者；以前述第5 MOSFET之閘極作為前述電容元件之一方電極，以連接前述第5 MOSFET之源極與沒極之共通節點作為前述電容元件之他方電極；前述電容元件係連接於前述共通源極與前述第1電源端子之間者。 22. —種半導體積體電路裝置，其特徵在於包含：第1電源端子，其係接受第1電源電壓者；接地端子，其係接受接地電位者；及電壓產生電路，其係形成低於前述第1電源電壓之第 2電源電壓者；前述電壓產生電路係包含第1 MOSFET ;第2 MOSFET ;電流源，其係連接於前述第1及第2 MOSFET之共通源極者；負載電路，其係設於前述第1及第2 MOSFET與前述第1電源端子之間者；電容元件，其係連接於前述共通源極與前述接地端子之間者；及第3 MOSFET，其係依據得自前述負載電路之訊號而輸出前述第2電源電壓者；將基準電壓供應至前述第1 MOSFET之閘極，將依據前述第3 MOSFET之輸出訊號之訊號輸入至前述第2 MOSFET之閘極；構成將前述接地電位之變動經由前述電容元件傳達至前述共通源極；前述電流源係包含第4 MOSFET，其係包含連接於前述共通源極之源極與連接於前述接地端子之汲極者；前述接地電位向前述第1電源電壓與前述接地電位之 -12- 1295879 h 日修正替換頁

差變小之方向變動時，增加經由前述第4 MOSFET而對前述電容元件之充電電流者。 23. —種半導體積體電路裝置，其特徵在於包含：第1電源端子，其係接受第1電源電壓者；第2電源端子，其係接受第2電源電壓者；負反饋放大電路，其係將前述第1電源電壓變換成内部電壓者；及内部電路，其係接受前述内部電壓與前述第2電源電壓，以作為電源電壓者；前述負反饋放大電路係包含第1導電型之第1 MOSFET ；第1導電型之第2 MOSFET ;第2導電型之第3 MOSFET，其係在前述第1及第2 MOSFET之共通源極與前述第2電源端子之間包含源極·汲極路徑者；及電容元件，其係連接於前述共通源極與前述第1電源端之間者。 24. —種半導體積體電路裝置，其特徵在於包含：第1電源端子，其係接受第1電源電壓者；第2電源端子，其係接受第2電源電壓者；負反饋放大電路，其係將前述第1電源電壓變換成内部電壓者；及内部電路，其係接受前述内部電壓與前述第2電源電壓，以作為電源電壓者；前述負反饋放大電路係包含第1導電型之第1 MOSFET ；第1導電型之第2 MOSFET ;第2導電型之第3 1295879 97；·ι：ΤΤ 车月曰修正替換頁

MOSFET，其係在前述第1及第2 MOSFET之共通源極與前述第1電源端子之間包含源極·汲極路徑者；及電容元件，其係連接於前述共通源極與前述第2電源端之間者。 25. —種半導體積體電路裝置，其特徵在於包含：第1電源端子，其係接受第1電源電壓者；第1負反饋放大電路及第2負反饋放大電路，其係形成低於前述第1電源電壓之第2電源電壓者；内部電路，其係以前述第2電源電壓作為電源者；前述第1負反饋放大電路係包含第1 MOSFET ;第2 MOSFET;第1電流源，其係連接於前述第1及第2 MOSFET 之共通源極者；第1負載電路，其係連接於前述第1及第 2 MOSFET 者；前述第2負反饋放大電路係包含第3 MOSFET ;第4 MOSFET;第2電流源，其係連接於前述第3及第4 MOSFET 之共通源極者；第2負載電路，其係連接於前述第3及第4 MOSFET者；及電容元件；以使前述第1電流源之電流值大於前述第2電流源之電流值，連接於前述第3及第4 MOSFET之共通源極之電容大於連接於前述第1及第2 MOSFET之共通源極之電容之方式，將前述電容元件之一端連接於前述第3及第 4 MOSFET之共通源極者。 26. 如申請專利範圍第25項之半導體積體電路裝置，其中依據内部電路處於備用狀態而停止前述第1負反饋 -14-

1295879 放大電路之動作者。 27.如申請專利範圍第25項之半導體積體電路裝置，其中包含：比較電路，其係比較前述第2電源電壓與基準值者；前述内部電路處於備用狀態時，依據前述比較電路之輸出而使前述第1負反饋放大電路施行動作者。

•15- xx. ^ i •年月日修正本 1295879 陸、（一）、本案指定代表圖為：第1 ——圖 (二）、本代表圖之元件代表符號簡單說明： Q1〜Q11 金屬氧化物半導體場效電晶體 C1—C2 電容器

渠、本案若有化學式時，請揭示最能顯示發明特徵的化學式：