JP2006222487A - マルチバイブレータ回路 - Google Patents
マルチバイブレータ回路 Download PDFInfo
- Publication number
- JP2006222487A JP2006222487A JP2005031289A JP2005031289A JP2006222487A JP 2006222487 A JP2006222487 A JP 2006222487A JP 2005031289 A JP2005031289 A JP 2005031289A JP 2005031289 A JP2005031289 A JP 2005031289A JP 2006222487 A JP2006222487 A JP 2006222487A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- fet
- resistor
- drain
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Abstract
【解決手段】マルチバイブレータを構成する第1及び第2のFET1,2は、それぞれドレインとゲートが、第1の抵抗6又は第2の抵抗8を介して相互に接続されており、このため、第1のFET1のゲート電圧が論理Highとなった場合には、第3の抵抗7、第2のキャパシタ12、第2の抵抗6及びオン状態の第1のFET1を介して、また、第2のFET2のゲート電圧が論理値Highとなった場合には、第1の抵抗1、第1のキャパシタ11、第4の抵抗8及びオン状態の第2のFET2を介して、それぞれ電源から接地側へ電流が流れ、それぞれゲート電圧が次第に低下するようになっているため、ゲート電圧が論理値HighからLowとなる際に確実にピンチオフ電圧とすることができ、低電流、低電圧での安定、確実な発振が確保できる。
【選択図】図1
Description
このようにしてゲート電圧Vg2が上昇し、第2のEFT32のピンチオフ電圧に達すると、第2のFET32がオン状態へ変化し、Vout2は論理値Highに相当する電圧から論理値Lowに相当する電圧となる(図6(D)の時間t=t2の時点参照)。
一方、時間t=t1において、論理値Highに相当する電圧となるゲート電圧Vg1は、時間t=t2に到るまで殆ど変化しない(図6(A)参照)。
そして、時間t=t2において、上述したゲート電圧Vg1とVg2の変化は、互いに逆に入れ替わり、ゲート電圧Vg1は上述したゲート電圧Vg2と同じ変化を、また、ゲート電圧Vg2は上述したゲート電圧vg1と同じ変化を、それぞれ時間t=t4まで生ずることとなり、以後、この変化が繰り返されて、発振動作が持続されることとなる。
まず、低電流動作の場合、ドレイン負荷抵抗に相当する第1の抵抗35及び第3の抵抗37の抵抗値を大きくすることになる。図6には、このような動作条件における上述の各部の電圧波形が点線で示されている。
例えば、Vg1、Vg2がピンチオフ電圧以下に下がり、第1又は第2のFET31,32がオフ状態に入ったとしても、その電圧が第1のFET31、第2のFET32のピンチオフ電圧に極めて近い電圧である場合には、ゲート電圧の上昇によりVg1又はVg2が短時間で再びピンチオフ電圧に達し、第1又は第2のFET31,32をオフ状態からオン状態に戻す変化を招いてしまう。この変化の時間が短い場合、それは、発振周波数が高いことを意味し、Vout1、Vout2の波高値の低下を来すこととなる。そして、これを繰り返してゆくと、Vg1、Vg2は、いずれ第1のFET31、第2のFET32のピンチオフ電圧まで低下しなくなり、最初に説明した発振停止に到る場合と同様の状態に陥り、結局、発振停止となる。
2つのエンハンスメント型電界効果トランジスタを用いてなるマルチバイブレータ回路であって、
前記2つのエンハンスメント型電界効果トランジスタのソースは共に接地され、
前記2つのエンハンスメント型電界効果トランジスタの一方の第1のトランジスタは、そのドレインが第1の抵抗を介して電源電圧の印加が可能とされる一方、そのゲートは第2の抵抗を介して前記ドレインと接続されると共に、第2のキャパシタを介して前記2つのエンハンスメント型電界効果トランジスタの他方の第2のトランジスタのドレインと接続され、
前記第2のトランジスタは、そのドレインが第3の抵抗を介して電源電圧の印加が可能とされる一方、そのゲートは第4の抵抗を介してドレインと接続されると共に、第1のキャパシタを介して前記第1のトランジスタのドレインと接続され、
前記第1及び第2のトランジスタのそれぞれのドレインから出力信号が得られるよう構成されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるマルチバイブレータ回路の構成例について、図1を参照しつつ説明する。
本発明の実施の形態におけるマルチバイブレータ回路は、エンハンスメント型の電界効果トランジスタ(以下、「FET」と称する)である第1及び第2のFET1,2を中心として構成されてなるものである。
また、第1のFET1のゲートは、第2の抵抗6を介してドレインと相互に接続されると共に、第2のキャパシタ12を介して第2のFET2のドレインに接続されている。
そして、第1のFET1のドレインには、第1の出力端子21が接続されて出力電圧Vout1が、また、第2のFET2のドレインには、第2の出力端子22が接続されて出力電圧Vout2が、それぞれ得られるようになっている。
まず、前提として時間t=0おいて、電源は投入されておらず、時間t=t0において電源が投入されるとする。また、時間t=0から時間t=t0までは、第1のFET1、第2のFET2共にそれぞれのゲート電圧Vg1、Vg2及びドレイン電圧Vout1、Vout2はいずれも0Vである。
時間t=t0において第1のFET1のゲート電圧Vg1は論理値Lowに相当する電圧にあり、このため、第1のFET1のドレイン電圧Vout1は論理値Highに相当する電圧となる(図2(B)参照)。そして、Vout1が論理値Highに相当する電圧となると、第1のキャパシタ11を介して第1のFET1のドレインと接続された第2のFET2のゲート電圧Vg2は論理値Highに相当する電圧となる(図2(C)参照)。これは、第1のキャパシタ11には、初期状態にあっては電荷が殆ど蓄積されておらず、第1のFET1のドレインの電圧Vout1と第2のFET2のゲート電圧Vg2はほぼ同電位の状態にあるためである。
まず、時間t=t0において、第2のキャパシタ12の他端の電圧となるVout2が論理値Lowに相当する電圧であるため、電源端子23、第1の抵抗5、第2の抵抗6及び第2のキャパシタ12を経由し、さらに、第2のFET2のドレインからソースを介して電流が流れ、第2のキャパシタ12は充電されてゆき、第1のFET1のゲート電圧Vg1は、次第に上昇してゆくこととなる(図2(A)参照)。
一方、時間t=t0を過ぎてから、従来と異なり、第2のFET2のゲート電圧Vg2も時間の経過と共に変化する。すなわち、時間t=t0において、Vg2は、第2のFET2をオン状態とするに足る電圧以上であるが、時間t=t0以降、第4の抵抗8、第2のFET2のドレインからソースを経て接地側に電流が流れるため、第1のキャパシタ11は、その電位差が大きくなる方向、すなわち、Vg2が減少するように充電が行われて、Vg2は減少することとなる(図2(C)参照)。そして、前述のようにVg1の上昇に伴い第1のFET1はオフ状態からオン状態へ変化することとなる(図2(A)の時間t=t1の時点参照)。
時間t=t1において、第2のFET2のゲート電圧Vg2は負電圧となるが(図2(C)参照)、第1のFET1がオン状態であるため、Vout1は論理値Lowに相当する電圧である。一方、第2のFET2のゲートが第3の抵抗7及び第4の抵抗8を介して電源端子23と接続されているため、電源端子23、第3の抵抗7、第4の抵抗8及び第1のキャパシタ11を経由し、さらに第1のFET1のドレインからソースを介して接地側へ電流が流れ、第1のキャパシタ11は、第2のFET2側が高電位となるように次第に充電されてゆく。そのため、Vg2は上昇し、負電位から正電位へ変化する(図2(C)参照)。
一方、Vg1は、時間t=t1から時間t=t2において、第1のFET1をオン状態に保つのに足りる電圧を維持するが、Vout1が論理値Lowに相当する電圧であるため、電源端子23、第3の抵抗7、第2のキャパシタ12及び第2の抵抗6を経由し、さらに第1のFET1のドレインからソースを介して接地側へ電流が流れるため、Vg1は次第に低下してゆくこととなる(図2(A)参照)。
例えば、Vg1の論理値Highから論理値Lowに相当する電圧への切り替わりは、Vout2が論理値Highから論理値Lowに相当する電圧に切り替わることによって生ずる。その際、Vg1は、切り替わる直前の電圧に対して、第2のキャパシタ12の端子間電位差分だけ低くなる。先の動作説明においては、これによってゲート電圧が負電位となることを述べたが、第2のキャパシタ12の端子間電位差が低い場合には、Vg1は必ずしも負電位にはならない。このような状態は、低電圧で動作させる場合や、発振周波数が高い場合、動作電流が少ない場合、FETのピンチオフ電圧が低い場合などに発生する。例えば、Vg1が、論理値Highから論理値Lowに相当する電圧へ切り替わる際に、論理値Highのレベルが低くなっていると、論理値Lowに下がった際の電圧は当然低くなるので、ピンチオフ電圧以下に低下し易いことになる。したがって、低電圧、低電流でも安定した発振が開始され、また、発振状態が持続できることになる。
まず、以下に説明するシュミレーション結果は、上述した本発明の実施の形態における回路構成のマルチバイブレータ回路において、第1及び第3の抵抗5,7の抵抗値を20kΩに、第2及び第4の抵抗6,8の抵抗値を100kΩに、第1及び第2のキャパシタ11,12の容量値を2pFに、それぞれ設定した回路で得られたものである。また、従来構成のマルチバイブレータ回路(図5参照)においては、第1及び第3の抵抗35,37の抵抗値を20kΩに、第2及び第4の抵抗36,38の抵抗値を100kΩに、第1及び第2のキャパシタ41,42の容量値を1pFに、それぞれ設定して得られたシュミレーション結果である。なお、本発明の実施の形態におけるマルチバイブレータ回路と従来構成のマルチバイブレータ回路のキャパシタの容量値を違えたのは、発振周波数をほぼ同一とするためで、この容量値の違いは効果に差を招くものではない。
このシュミレーション結果は、動作電圧の変化に対する発振出力電圧p−pの変化を示すものである。図3において、従来例(点線の特性線参照)については、動作電圧VDDが2V以下では発振が停止するため、2V以下の特性は示されていない。
これに対して、本発明の場合(実線の特性線参照)、動作電圧VDDが2V以下でも発振し、しかも、僅か0.71Vまで発振が確保されるものとなっている。なお、発振出力電圧値に関しては、僅かに従来回路が本発明を上回っているが、さほどの大きな差ではなく使用に際して何ら支障無いものである。
このシュミレーション結果によれば、動作電圧VDDが4〜5Vの範囲では、本発明の実施の形態における回路、従来回路共に、発振周波数は約3.3MHz近傍である。
ところが、動作電圧VDDが低下すると、従来回路では動作電圧VDDが3V以下で発振周波数が急上昇し、発振停止直前の2Vでは約8MHzまで変化している(点線の特性線参照)。
これに対して、本発明の実施の形態における回路の場合、動作電圧VDDの低下に伴い発振周波数は僅かに低下するが、動作電圧VDD=1.5Vにあって発振周波数は3MHzであり、この間の動作電圧VDDの変化に対する周波数変化は、従来回路に比して大幅に改善されたものとなっている。なお、動作電圧VDDを1.5Vからさらに下げると発振周波数は増加に転じて急上昇してしまうが、動作電圧VDDを1.5V程度までは従来回路に比して低電圧での安定動作が確実に確保されたものとなっている。
2…第2のFET
5…第1の抵抗
6…第2の抵抗
7…第3の抵抗
8…第4の抵抗
11…第1のキャパシタ
12…第2のキャパシタ
Claims (1)
- 2つのエンハンスメント型電界効果トランジスタを用いてなるマルチバイブレータ回路であって、
前記2つのエンハンスメント型電界効果トランジスタのソースは共に接地され、
前記2つのエンハンスメント型電界効果トランジスタの一方の第1のトランジスタは、そのドレインが第1の抵抗を介して電源電圧の印加が可能とされる一方、そのゲートは第2の抵抗を介して前記ドレインと接続されると共に、第2のキャパシタを介して前記2つのエンハンスメント型電界効果トランジスタの他方の第2のトランジスタのドレインと接続され、
前記第2のトランジスタは、そのドレインが第3の抵抗を介して電源電圧の印加が可能とされる一方、そのゲートは第4の抵抗を介してドレインと接続されると共に、第1のキャパシタを介して前記第1のトランジスタのドレインと接続され、
前記第1及び第2のトランジスタのそれぞれのドレインから出力信号が得られるよう構成されてなることを特徴とするマルチバイブレータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005031289A JP2006222487A (ja) | 2005-02-08 | 2005-02-08 | マルチバイブレータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005031289A JP2006222487A (ja) | 2005-02-08 | 2005-02-08 | マルチバイブレータ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006222487A true JP2006222487A (ja) | 2006-08-24 |
Family
ID=36984534
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005031289A Pending JP2006222487A (ja) | 2005-02-08 | 2005-02-08 | マルチバイブレータ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006222487A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102281048A (zh) * | 2010-06-09 | 2011-12-14 | 索尼公司 | 多谐振荡器电路和电压转换电路 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4914070A (ja) * | 1972-05-15 | 1974-02-07 | ||
JPS4933171Y1 (ja) * | 1970-02-13 | 1974-09-07 | ||
JPS5128182B1 (ja) * | 1970-08-08 | 1976-08-17 | ||
JPS51111039A (en) * | 1975-03-26 | 1976-10-01 | Hitachi Ltd | Astable multivibrator |
JPS5326556A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Astable mult ivibrator |
JPS5658319A (en) * | 1979-10-17 | 1981-05-21 | Matsushita Seiko Co Ltd | Astable multivibrator circuit |
JPS63135015A (ja) * | 1986-11-27 | 1988-06-07 | Nec Corp | 電圧制御マルチバイブレ−タ |
JPH077393A (ja) * | 1993-02-12 | 1995-01-10 | Shintaro Eguchi | 無安定マルチバイブレータ回路 |
-
2005
- 2005-02-08 JP JP2005031289A patent/JP2006222487A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4933171Y1 (ja) * | 1970-02-13 | 1974-09-07 | ||
JPS5128182B1 (ja) * | 1970-08-08 | 1976-08-17 | ||
JPS4914070A (ja) * | 1972-05-15 | 1974-02-07 | ||
JPS51111039A (en) * | 1975-03-26 | 1976-10-01 | Hitachi Ltd | Astable multivibrator |
JPS5326556A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Astable mult ivibrator |
JPS5658319A (en) * | 1979-10-17 | 1981-05-21 | Matsushita Seiko Co Ltd | Astable multivibrator circuit |
JPS63135015A (ja) * | 1986-11-27 | 1988-06-07 | Nec Corp | 電圧制御マルチバイブレ−タ |
JPH077393A (ja) * | 1993-02-12 | 1995-01-10 | Shintaro Eguchi | 無安定マルチバイブレータ回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102281048A (zh) * | 2010-06-09 | 2011-12-14 | 索尼公司 | 多谐振荡器电路和电压转换电路 |
JP2011259192A (ja) * | 2010-06-09 | 2011-12-22 | Sony Corp | マルチバイブレータ回路および電圧変換回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7839197B2 (en) | Level shift circuit | |
US7224204B2 (en) | Method and circuit for driving a gate of a MOS transistor negative | |
TWI295879B (ja) | ||
US10389365B2 (en) | Low power crystal oscillation circuits | |
JP5236699B2 (ja) | レベルシフター | |
US20060012355A1 (en) | Control circuit for a polarity inverting buck-boost DC-DC converter | |
JP2008017596A (ja) | 半導体集積回路 | |
JP2009152680A (ja) | 増幅回路 | |
JP2002328732A (ja) | 基準電圧発生回路 | |
JP2004086750A (ja) | バンドギャップ回路 | |
CN106487343A (zh) | 用于d类放大器的功率级的驱动器电路 | |
JPH0830994B2 (ja) | パワー・ブースト・システムを備えた電圧レギュレータ装置 | |
JP3871659B2 (ja) | 電源回路 | |
JP6469999B2 (ja) | ブートストラップ回路 | |
US7746161B2 (en) | Semiconductor integrated circuit device having internal voltage generating circuit | |
JP4357698B2 (ja) | リセット回路及び電源装置 | |
JP2006222487A (ja) | マルチバイブレータ回路 | |
JPH10215567A (ja) | 電源回路 | |
JP4654047B2 (ja) | D級増幅器 | |
TW201117541A (en) | Dc-dc converter | |
JP2003283307A (ja) | Cr発振回路 | |
JP2006245817A (ja) | 電力増幅器 | |
US5982247A (en) | CR oscillating circuit | |
JP4833455B2 (ja) | 定電圧発生回路および半導体装置 | |
JP4467150B2 (ja) | 駆動回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071130 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100409 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100601 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100722 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101026 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110426 |