JP2009152680A - 増幅回路 - Google Patents

Abstract

【課題】簡易な回路構成により、出力電圧範囲の拡大が可能なバッファアンプを提供する。
【解決手段】電流源ＣＳ１及びトランジスタＰ１を用いて、第１のソースフォロワ回路を構成し、電流源ＣＳ２及びトランジスタＮ１を用いて第２のソースフォロワ回路を構成する。第１のソースフォロワ回路の出力端子には、トランジスタＮ２のゲート端子及びトランジスタＰ４のソース端子を接続する。第２のソースフォロワ回路の出力端子には、トランジスタＰ２のゲート端子及びトランジスタＮ４のソース端子を接続する。トランジスタ（Ｐ４、Ｎ４）のゲート端子には、それぞれ電圧（Ｖ１１，Ｖ１２）を供給する。そして、低電圧領域では、トランジスタＰ２の代わりにトランジスタＮ４を動作させ、高電圧領域では、トランジスタＮ２の代わりにトランジスタＰ４を動作させる。
【選択図】図２

Description

本発明は、入力電圧に追従した出力電圧を出力するバッファアンプに関し、特に出力電圧範囲が広い増幅回路に関するものである。

従来、供給された入力信号に応じて、利得１倍で増幅した出力信号を出力するバッファアンプが利用されることがある。また、オペアンプをバッファアンプとして利用する場合には、フィードバックが必要であり、回路構成が複雑になる。そこで、例えば、低消費電力かつ電圧精度のよいドライバ回路が検討されている（例えば、特許文献１参照。）。このドライバ回路においては、入力信号に応じた出力基本電圧を出力する電圧生成部と、電圧生成部が出力した出力基本電圧に応じた出力電圧を出力する第１のバッファ回路と、第１のバッファ回路より消費電力が大きく、出力電圧に応じた電圧を生成して出力信号として出力する第２のバッファ回路とを備える。更に、第１のバッファ回路と略同一の特性の模擬バッファ回路を有し、電圧生成部が出力した出力基本電圧に応じた模擬電圧を生成し、この模擬電圧に基づいて、電圧生成部が出力する出力基本電圧を制御する。

また、出力電圧範囲の拡大が可能なバッファアンプも検討されている（例えば、特許文献２参照。）。このバッファアンプは、入力電圧が印加されるｎチャンネルのソースフォロワ回路及びｐチャンネルのソースフォロワ回路とを備える。更に、この２つのソースフォロワ回路の出力がそれぞれ接続され出力電圧を出力する出力段回路を備える。そして、ｎチャンネルのソースフォロワ回路の出力電流を入力電流とし出力電流を出力段回路の出力に供給する第１の電流ミラー回路と、ｐチャンネルのソースフォロワ回路の出力電流を入力電流とし出力電流を出力段回路の出力に供給する第２の電流ミラー回路とを設ける。
特開２００５−２１７９４９号公報（図３） 特開２００２−１８５２６９号公報（図１）

しかし、従来のバッファアンプでは出力電圧範囲（スイング）が十分でなかったことを以下に説明する。まず、特許文献１に記載されたドライバ回路の概略図を図１４に示す。このドライバ回路においては、パルス発生器５００の出力を、第１のバッファ回路５１０と第２のバッファ回路５２０とを用いて増幅する。しかし、この回路では、入力電圧が高い領域では、第２のバッファ回路５２０の出力電圧は、トランジスタ５３１のベース・エミッタ電圧によって制限され、低電圧側ではトランジスタ５３２によって制限される。

そこで、特許文献２には、図１５に示す概略図のように、スイングを大きくするため電流ミラー回路（６４０、６５０）が設けられている。この電流ミラー回路（６４０、６５０）は、それぞれ、トランジスタ（６４１、６４２）、トランジスタ（６５１、６５２）から構成されており、ソースフォロア回路（６１０、６２０）が、動作しない範囲で出力電圧を供給する。

しかし、電流ミラー回路６４０のトランジスタ６４１を動作させるためには、ソースフォロア回路６１０のトランジスタ６１１のドレイン電圧をできるだけ下げなけばならない。入力電圧が高くなり電源電圧に近くなった場合、トランジスタ６１１のドレイン電圧も高くなるため、電流ミラー回路６４０のトランジスタ６４１を十分に駆動できなくなる。

この場合、トランジスタ６１１の閾値電圧を大きくすることによって、電流ミラー回路
６４０のドライブ能力を確保することも可能であるが、この場合には、トランジスタ６１１のソース・ドレイン間電圧が小さいため、動作が遅くなるという問題がある。このような問題は、入力電圧が低い場合にも、ソースフォロア回路６２０と電流ミラー回路６５０との関係において生じる。

本発明は、上記の問題点を解決するためになされたものであり、簡易な回路構成により、出力電圧範囲の拡大が可能なバッファアンプを提供することにある。

上記問題点を解決するために、本発明は、入力電圧が供給される第１、第２のソースフォロワ回路と、前記第１のソースフォロワ回路の出力が制御端子に供給されるとともに、第１端子に電源電圧が供給される第１出力トランジスタと、前記第２のソースフォロワ回路の出力が制御端子に供給されるとともに、第１端子に基底電圧が供給される第２出力トランジスタと、前記第１のソースフォロワ回路の出力端子が第２端子に接続されるとともに、第１バイアス電圧が制御端子に入力される第１補助トランジスタと、前記第２のソースフォロワ回路の出力端子が第２端子に接続されるとともに、第２バイアス電圧が制御端子に入力される第２補助トランジスタと、前記第１、第２出力トランジスタの第２端子と、前記第１、第２補助トランジスタの第１端子との接続ノードの電圧を出力する出力手段とを設けたことを要旨とする。これにより、第１、第２出力トランジスタの閾値電圧の影響を受ける電圧領域において、第１、第２補助トランジスタを動作させて、広い出力電圧範囲を確保することができる。

本発明の増幅回路において、前記第１のソースフォロワ回路は、第１電流源と第１導電型の第１トランジスタとを含んで構成され、前記第２のソースフォロワ回路は、第２電流源と第２導電型の第２トランジスタとを含んで構成されていることを要旨とする。これにより、第１、第２出力トランジスタを駆動させることができる。

本発明の増幅回路において、前記第１バイアス電圧として、前記電源電圧から前記第１トランジスタの閾値電圧を差し引いた値を基準に設定された電圧を供給することにより、前記第１トランジスタがオフした場合に、前記第１補助トランジスタをオンし、前記第２バイアス電圧として、前記基底電圧に前記第２トランジスタの閾値電圧を加えた値を基準に設定された電圧を供給することにより、前記第２トランジスタがオフした場合に、前記第２補助トランジスタをオンさせるように構成したことを要旨とする。これにより、第１、第２トランジスタがオフして、第１、第２出力トランジスタを駆動できなくなった場合にも、第１、第２補助トランジスタを動作させて、広い出力電圧範囲を確保することができる。

本発明の増幅回路において、前記第１、第２トランジスタを電界効果型のトランジスタ素子を用いて構成したことを要旨とする。これにより、電界効果型のトランジスタ素子を用いて第１、第２のソースフォロワ回路を実現することができる。

本発明の増幅回路において、前記第１、第２トランジスタをバイポーラ型のトランジスタ素子を用いて構成したことを要旨とする。これにより、バイポーラ型のトランジスタ素子を用いて第１、第２のソースフォロワ回路を実現することができる。

本発明によれば、簡易な回路構成により、出力電圧範囲の拡大が可能なバッファアンプを提供することができる。

以下、本発明を具体化した増幅回路としてのバッファアンプの一実施形態を図１〜図１１に従って説明する。本実施形態のバッファアンプは、特許文献１の回路に対して、第１、第２補助トランジスタを設けたことを特徴とする。ここで、第１補助トランジスタは、入力電圧が電源電圧に近い場合に動作し、第２補助トランジスタは、入力電圧が接地電位に近い場合に動作する。なお、本実施形態では、バッファアンプを電界効果型のトランジスタ素子を用いて構成し、ゲート端子、ドレイン端子、ソース端子が、それぞれ制御端子、第１端子、第２端子として機能する。

本実施形態のバッファアンプは、図１に示すように、シリーズレギュレータＳＲ１に適用される。このシリーズレギュレータＳＲ１は、アンプ１０、抵抗Ｒ１、容量Ｃ１、バッファアンプ２０、抵抗Ｒ２、及び抵抗Ｒ３から構成されている。

アンプ１０には、シリーズレギュレータＳＲ１への入力信号が供給される。このアンプ１０の出力は、バッファアンプ２０に供給される。なお、アンプ１０の出力端子と接地ラインＬ１との間には、抵抗Ｒ１、容量Ｃ１が存在する。

バッファアンプ２０の出力は、出力トランジスタ３０のゲート端子に供給される。この出力トランジスタ３０は、ｐチャンネル型（第１導電型）のＭＯＳ構造の電界効果型トランジスタ素子によって構成される。出力トランジスタ３０のソース端子は電源ラインＬ２に接続される。また、出力トランジスタ３０のドレイン端子は抵抗（Ｒ２，Ｒ３）を介して接地ラインＬ１に接続される。そして、出力トランジスタ３０のドレイン端子の電圧が出力電圧になる。この出力電圧は、抵抗（Ｒ２，Ｒ３）により抵抗分割されて、アンプ１０に帰還される。

次に、図２を用いて、バッファアンプ２０の構成を説明する。このバッファアンプ２０には、電源電圧が供給される電源ラインＬ２と基底電圧が供給される接地ラインＬ１とが接続される。そして、バッファアンプ２０の入力端子には、電圧Ｖ１が供給され、出力端子から電圧Ｖ２が出力される。

バッファアンプ２０の入力端子はトランジスタ（Ｐ１、Ｎ１）のゲート端子に接続されており、これらのゲート端子には電圧Ｖ１が供給される。このトランジスタＰ１はｐチャンネル型（第１導電型）のＭＯＳ構造のトランジスタ素子（第１トランジスタ）によって構成され、トランジスタＮ１はｎチャンネル型（第２導電型）のＭＯＳ構造のトランジスタ素子（第２トランジスタ）によって構成される。

トランジスタＰ１のソース端子には、電源電圧ＶＣＣの電源ラインＬ２に接続されている電流源ＣＳ１（第１電流源）から電流が供給される。トランジスタＰ１のドレイン端子は、接地ラインＬ１に接続される。これにより、電流源ＣＳ１及びトランジスタＰ１は、第１のソースフォロワ回路を構成する。

一方、トランジスタＮ１のドレイン端子は、電源ラインＬ２に接続される。そして、トランジスタＮ１のソース端子は、電流源ＣＳ２（第２電流源）を介して、接地ラインＬ１に接続される。これにより、電流源ＣＳ２及びトランジスタＮ１は、第２のソースフォロワ回路を構成する。

電流源ＣＳ１とトランジスタＰ１との接続ノード（第１のソースフォロワ回路の出力端子）には、トランジスタＮ２のゲート端子及びトランジスタＰ４のソース端子が接続される。また、電流源ＣＳ２とトランジスタＮ１との接続ノード（第２のソースフォロワ回路の出力端子）には、トランジスタＰ２のゲート端子及びトランジスタＮ４のソース端子が接続される。トランジスタ（Ｎ２、Ｎ４）はｎチャンネル型のＭＯＳ構造のトランジスタ
素子であり、トランジスタ（Ｐ２，Ｐ４）はｐチャンネル型のＭＯＳ構造のトランジスタ素子である。

トランジスタＮ２は第１出力トランジスタとして機能し、このドレイン端子は電源ラインＬ２に接続される。トランジスタＮ２のソース端子は、トランジスタＰ２のソース端子に接続される。トランジスタＰ２は第２出力トランジスタとして機能し、このドレイン端子は、接地ラインＬ１に接続される。

トランジスタＰ４は第１補助トランジスタとして機能し、このゲート端子には第１バイアス電圧としての電圧Ｖ１１が供給される。一方、トランジスタＮ４は第２補助トランジスタとして機能し、このゲート端子には第２バイアス電圧としての電圧Ｖ１２が供給される。この電圧Ｖ１１には、電源電圧からトランジスタＰ１の閾値電圧を差し引いた値を基準に設定された電圧として、電源電圧ＶＣＣから閾値電圧Ｖｔｈを差し引いた電圧より所定値だけ低い値を用いる。一方、電圧Ｖ１２には、基底電圧にトランジスタＮ１の閾値電圧を加えた値を基準に設定された電圧として、閾値電圧Ｖｔｈより所定値だけ高い値を用いる。

そして、トランジスタＰ４のドレイン端子とトランジスタＮ４のドレイン端子とが相互に接続される。
バッファアンプ２０の出力端子（出力手段）は、トランジスタ（Ｎ４，Ｐ４）の接続ノード、トランジスタ（Ｐ２，Ｎ２）の接続ノードに接続されている。

（バッファアンプ２０の動作）
以下、図３〜図８を用いて、バッファアンプ２０の動作を説明する。ここでは、中間電圧領域、低電圧領域、高電圧領域に分けて説明する。

〔中間電圧領域〕
まず、図３、４を用いて、電圧Ｖ１が中間電圧領域（閾値電圧Ｖｔｈ〜電圧〔ＶＣＣ−Ｖｔｈ〕の範囲）にある場合のバッファアンプ２０の動作を説明する。

この場合には、図４（ｂ）に示すように、トランジスタ（Ｐ１、Ｎ１）がオンして、電流（ＩＰ１、ＩＮ１）が流れる。一方、図３に示すように、トランジスタ（Ｐ４、Ｎ４）のゲート・ソース間電圧が小さいため、トランジスタ（Ｐ４、Ｎ４）はオフして、電流（ＩＰ４、ＩＮ４）は「０」になる。そして、トランジスタ（Ｐ２、Ｎ２）には、図４（ｃ）に示す電流（ＩＰ２、ＩＮ２）が流れる。

このような回路構成は、所謂ダイヤモンド・バッファ回路を構成している。この回路では、トランジスタＰ１及び電流源ＣＳ１からなる第１のソースフォロア回路と、トランジスタＮ１及び電流源ＣＳ２からなる第２のソースフォロア回路とから構成され、各ソースフォロア回路の出力によりトランジスタ（Ｎ２、Ｐ２）が駆動されて、図４（ａ）に示すように、電圧Ｖ２（＝電圧Ｖ１）が出力される。

〔低電圧領域〕
次に、図５、６を用いて、入力電圧が低電圧領域（接地電圧〜閾値電圧Ｖｔｈの範囲）にある場合のバッファアンプ２０の動作を説明する。

バッファアンプ２０に入力される電圧Ｖ１が低くなった場合、トランジスタＮ１のゲート端子電圧が接地電圧ＧＮＤに近づく。そして、電圧Ｖ１と接地電圧ＧＮＤの差がトランジスタＮ１の閾値電圧Ｖｔｈ以下になった場合、図５に示すように、トランジスタＰ１はオン状態を維持するが、トランジスタＮ１はオフする。この場合、トランジスタＰ４はオ
フしたままであるが、トランジスタＮ４のソース端子から電流源ＣＳ２に電流Ｉ２が供給されるため、トランジスタＮ４のソース端子電圧が低下する。そして、トランジスタＮ４のゲート・ソース間電圧が閾値電圧Ｖｔｈを超えた場合、トランジスタＮ４がオンする。

これにより、トランジスタＰ２の代わりにトランジスタＮ４が動作し、図６（ｂ）に示すように、電流ＩＮ４が流れる。この電流ＩＮ４の大きさは電流源ＣＳ２の電流Ｉ２と同じである。このトランジスタＮ４に供給される電圧Ｖ１２を高めに設定しておくと、トランジスタＮ４に早く切り替わることになる。

ここで、出力端子からの電流の入出力がない場合、図６（ｃ）に示すように、トランジスタＮ２、トランジスタＮ４及び電流源ＣＳ２はソースフォロア回路として機能し、トランジスタＮ２には電流ＩＮ２が流れる。そして、このソースフォロア回路は、トランジスタＰ１及び電流源ＣＳ１の出力により駆動されて、図６（ａ）に示すように、電圧Ｖ１に応じた電圧Ｖ２が出力される。

〔高電圧領域〕
次に、図７、８を用いて、入力電圧が高電圧領域（電圧〔ＶＣＣ−Ｖｔｈ〕〜電源電圧ＶＣＣの範囲）にある場合のバッファアンプ２０の動作を説明する。

バッファアンプ２０に入力される電圧Ｖ１が高くなった場合、トランジスタＰ１のゲート端子電圧が電源電圧ＶＣＣに近づく。そして、電圧Ｖ１と電源電圧ＶＣＣの差がトランジスタＰ１の閾値電圧Ｖｔｈ以下になった場合、図７に示すように、トランジスタＮ１はオン状態を維持するが、トランジスタＰ１がオフする。この場合、トランジスタＮ４はオフしたままであるが、電流源ＣＳ１の電流Ｉ１がトランジスタＰ４のソース端子に供給されるため、トランジスタＰ４のソース端子電圧が上昇する。そして、トランジスタＰ４のゲート・ソース間電圧が閾値電圧Ｖｔｈを超えた場合、トランジスタＰ４がオンする。

これにより、トランジスタＮ２の代わりにトランジスタＰ４が動作し、図８（ｂ）に示すように、電流ＩＰ４が流れる。この電流ＩＰ４は電流源ＣＳ１の電流Ｉ１と同じである。このトランジスタＰ４に供給される電圧Ｖ１１を低めに設定しておくと、トランジスタＰ４に早く切り替わることになる。

ここで、出力端子からの電流の入出力がない場合、図８（ｃ）に示すように、トランジスタＰ２、トランジスタＰ４及び電流源ＣＳ１はソースフォロア回路として機能し、トランジスタＰ２には電流ＩＰ２が流れる。そして、このソースフォロア回路は、トランジスタＮ１及び電流源ＣＳ２の出力により駆動されて、図８（ａ）に示すように、電圧Ｖ１に応じた電圧Ｖ２が出力される。

（シリーズレギュレータの動作）
このようなバッファアンプ２０は、図１に示すようなシリーズレギュレータＳＲ１に利用される。この場合、シリーズレギュレータＳＲ１において出力トランジスタ３０は面積が大きいトランジスタである。このため、シリーズレギュレータＳＲ１の出力電流が「０」の場合にも、バッファアンプ２０の出力電圧が電源電圧付近まで上昇しないと、出力トランジスタ３０が十分にオフにならないので漏れ電流を生じる。この漏れ電流により出力電圧が上昇してしまうことがある。このような漏れ電流の影響を減らすため、抵抗（Ｒ２，Ｒ３）の抵抗値を減らしたり、出力にブリーダ抵抗を追加したりする必要があり、この結果、消費電流が増えてしまう。

また、バッファアンプ２０の出力電圧を接地電圧ＧＮＤに近づけることができれば、出力トランジスタ３０に電流を流し易くできる。従って、同じ出力電流を得る場合にも、よ
り小さな出力トランジスタ３０を用いることができる。一方、同じ出力トランジスタ３０を用いる場合には、より多くの出力電流を取り出すことができる。
このためには、バッファアンプ２０の出力を、接地電圧ＧＮＤ〜電源電圧ＶＣＣまで、できるだけ大きくスイングさせることが望ましい。

ここで、バッファアンプ２０の効用を示すため、図９に示すようにバッファアンプ２０を備えていないシリーズレギュレータＳＲ０を想定する。出力トランジスタ３０が大きい場合、ソース・ゲート端子間に大きな容量Ｃ２が存在する。このようなシリーズレギュレータＳＲ０を動作させる場合、図１０（ａ）に示すように、ゲイン周波数特性において、出力容量Ｃ３によって生じる極ＰＬ１と、容量Ｃ２によって生じる極ＰＬ２が発生する。ここで、容量Ｃ１は容量Ｃ２より十分小さいので、容量Ｃ１は極ＰＬ２に影響を与えない。

この２つの極（ＰＬ１，ＰＬ２）が近いと、図１０（ｂ）に示す位相周波数特性において位相マージン（ゲイン＝０ｄＢでの位相）を十分に確保することができない。従って、シリーズレギュレータを安定的に動作させるためには、２つの極（ＰＬ１，ＰＬ２）が十分に離して、位相マージンを十分に確保することが望ましい。

そこで、バッファアンプ２０を挿入することによって、２つの容量（Ｃ１、Ｃ２）を切り離すことができる。そして、バッファアンプ２０により容量Ｃ２を十分にドライブすることができれば、容量Ｃ２による極がより高い周波数領域へ移動する。バッファアンプ２０の入力に生じる抵抗Ｒ１と容量Ｃ１による極も、極ＰＬ１に比べ高い周波数領域に存在するので、バッファアンプ２０の入力または出力で生じる極ＰＬ２が極ＰＬ１に比べ高周波へ移動する。この結果、図１０（ｃ）に示すように、２つの極（ＰＬ１，ＰＬ２）は離すことができ、高い周波数までゲインを維持することができる。更に、図１０（ｄ）に示すように、位相マージンを確保することができる。

上記実施形態の増幅回路によれば、以下のような効果を得ることができる。
・ 上記実施形態では、低電圧領域においては、トランジスタＰ２の代わりにトランジスタＮ４が動作し、高電圧領域においては、トランジスタＮ２の代わりにトランジスタＰ４が動作する。従来のバッファアンプの場合には、図１１（ａ）に示すように、低電圧領域や高電圧領域においては、シリーズレギュータの出力側トランジスタの閾値電圧の影響を受けて、入力電圧に対して出力電圧が制限される。この結果、図１１（ｂ）に示すように、入力電圧が低い場合にも出力電流が制限され、入力電圧が高くなった場合にも漏れ電流が生じる。これに対して、トランジスタ（Ｐ４、Ｎ４）を設けることにより、図１１（ｃ）に示すように、トランジスタ（Ｐ２、Ｎ２）における閾値電圧の影響を受けず、入力電圧に対して出力電圧をフルスイングさせることができる。この結果、図１１（ｄ）に示すように、最大出力電流を大きくすることができるとともに、漏れ電流を抑制することができる。

なお、上記実施形態は以下のように変更してもよい。
○ 上記実施形態では、バッファアンプ２０をシリーズレギュレータに用いたが、用途はこれに限定されるものはない。

○ 上記実施形態では、電流源ＣＳ１をトランジスタＰ１に、電流源ＣＳ２をトランジスタＮ１に直接接続した。これに代えて、図１２に示すバッファアンプ２１のように、電流源ＣＳ１とトランジスタＰ１との間にトランジスタＰ３を設け、電流源ＣＳ２とトランジスタＮ１との間にトランジスタＮ３を設けることも可能である。この場合、トランジスタＰ１をｐチャンネル型のＭＯＳ構造のトランジスタ素子、トランジスタＮ１をｎチャンネル型のＭＯＳ構造のトランジスタ素子を用いて構成する。そして、トランジスタＰ３の
ゲート端子には電圧Ｖ１１、トランジスタＮ３のゲート端子には電圧Ｖ１２を入力する。これにより、トランジスタ（Ｐ３、Ｎ３）を含めて、第１、第２のソースフォロア回路を実現することができる。

○ 上記実施形態では、トランジスタ（Ｐ１，Ｎ１）はＭＯＳ構造のトランジスタ素子を用いて構成した。これに代えて、図１３に示すバッファアンプ２２のように、バイポーラ型トランジスタ素子であるトランジスタ（ＢＰ１，ＢＮ１）を用いて構成することも可能である。この場合、第１トランジスタとしてのトランジスタＢＰ１にはｐｎｐ型、第２トランジスタとしてのトランジスＢＮ１にはｎｐｎ型のトランジスタ素子を用いる。

本実施形態のシリーズレギュレータの全体構成の説明図。 本実施形態のバッファアンプの回路構成の説明図。 中間電圧領域におけるバッファアンプの動作の説明図。 中間電圧領域におけるバッファアンプの電圧特性であって、（ａ）は出力電圧、（ｂ）はトランジスタ（Ｐ１、Ｎ１、Ｐ４、Ｎ４）の電流、（ｃ）はトランジスタ（Ｐ２、Ｎ２）の電流の説明図。 低電圧領域におけるバッファアンプの動作の説明図。 低電圧領域におけるバッファアンプの電圧特性であって、（ａ）は出力電圧、（ｂ）はトランジスタ（Ｐ１、Ｎ１、Ｐ４、Ｎ４）の電流、（ｃ）はトランジスタ（Ｐ２、Ｎ２）の電流の説明図。 高電圧領域におけるバッファアンプの動作の説明図。 高電圧領域におけるバッファアンプの電圧特性であって、（ａ）は出力電圧、（ｂ）はトランジスタ（Ｐ１、Ｎ１、Ｐ４、Ｎ４）の電流、（ｃ）はトランジスタ（Ｐ２、Ｎ２）の電流の説明図。 従来のシリーズレギュレータの擬似回路の説明図。 シリーズレギュレータの周波数特性であって、（ａ）は従来の回路のゲイン、（ｂ）は従来の回路の位相、（ｃ）は本実施形態の回路のゲイン、（ｄ）は本実施形態の回路の位相の説明図。 シリーズレギュレータの入力電圧特性であって、（ａ）は従来の回路の出力電圧、（ｂ）は従来の回路の出力電流、（ｃ）は本実施形態の回路の出力電圧、（ｄ）は本実施形態の回路の出力電流の説明図。 他の実施形態のバッファアンプの回路構成の説明図。 他の実施形態のバッファアンプの回路構成の説明図。 従来のバッファアンプの回路構成の説明図。 従来のバッファアンプの回路構成の説明図。

符号の説明

Ｌ１…接地ライン、Ｌ２…電源ライン、ＳＲ１…シリーズレギュレータ、１０…アンプ、Ｒ１…抵抗、Ｃ１…容量、２０…バッファアンプ、Ｒ２…抵抗、Ｒ３…抵抗、Ｐ１，Ｎ１，Ｐ２，Ｎ２，Ｐ３，Ｎ３，Ｐ４，Ｎ４…トランジスタ、ＣＳ１，ＣＳ２…電流源。

Claims (5)

1. 入力電圧が供給される第１、第２のソースフォロワ回路と、
   前記第１のソースフォロワ回路の出力が制御端子に供給されるとともに、第１端子に電源電圧が供給される第１出力トランジスタと、
   前記第２のソースフォロワ回路の出力が制御端子に供給されるとともに、第１端子に基底電圧が供給される第２出力トランジスタと、
   前記第１のソースフォロワ回路の出力端子が第２端子に接続されるとともに、第１バイアス電圧が制御端子に入力される第１補助トランジスタと、
   前記第２のソースフォロワ回路の出力端子が第２端子に接続されるとともに、第２バイアス電圧が制御端子に入力される第２補助トランジスタと、
   前記第１、第２出力トランジスタの第２端子と、前記第１、第２補助トランジスタの第１端子との接続ノードの電圧を出力する出力手段と
   を設けたことを特徴とする増幅回路。
2. 前記第１のソースフォロワ回路は、第１電流源と第１導電型の第１トランジスタとを含んで構成され、
   前記第２のソースフォロワ回路は、第２電流源と第２導電型の第２トランジスタとを含んで構成されていることを特徴とする請求項１に記載の増幅回路。
3. 前記第１バイアス電圧として、前記電源電圧から前記第１トランジスタの閾値電圧を差し引いた値を基準に設定された電圧を供給することにより、前記第１トランジスタがオフした場合に、前記第１補助トランジスタをオンし、
   前記第２バイアス電圧として、前記基底電圧に前記第２トランジスタの閾値電圧を加えた値を基準に設定された電圧を供給することにより、前記第２トランジスタがオフした場合に、前記第２補助トランジスタをオンさせるように構成したことを特徴とする請求項１又は２に記載の増幅回路。
4. 前記第１、第２トランジスタを電界効果型のトランジスタ素子を用いて構成したことを特徴とする請求項１〜３のいずれか一つに記載の増幅回路。
5. 前記第１、第２トランジスタをバイポーラ型のトランジスタ素子を用いて構成したことを特徴とする請求項１〜３のいずれか一つに記載の増幅回路。

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