JP2007249712A

JP2007249712A - リニアレギュレータ回路

Info

Publication number: JP2007249712A
Application number: JP2006073564A
Authority: JP
Inventors: Chikara Tsuchiya; 主税土屋; Eiji Nishimori; 英二西森
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-03-16
Filing date: 2006-03-16
Publication date: 2007-09-27
Also published as: TW200736875A; US20070216381A1

Abstract

【課題】リニアレギュレータ回路において、電源ノイズの出力への漏れを抑圧する手段を提供する。
【解決手段】入力電圧Ｖｉがソースに供給され、ドレインから出力電圧Ｖｏを出力する出力トランジスタＴr1と、入力電圧Ｖｉを電源として動作し、出力電圧Ｖｏと基準電圧ｅ１との電位差に基づく信号を出力トランジスタＴr1のゲートに出力して、出力電圧Ｖｏを定電圧化する誤差増幅器１１とを備えたリニアレギュレータ回路で、入力電圧供給ノードと、誤差増幅器１１の出力端子との間に第一の容量Ｃ３及び抵抗Ｒ３を直列に接続した。
【選択図】図１

Description

この発明は、定電圧を出力するリニアレギュレータ回路の一種類であるＬＤＯ（Low Drop Out）回路に関するものである。
ＬＤＯ回路は、入力電圧を電源として動作して、該入力電圧に近い定電圧を出力する回路であり、出力トランジスタの出力電圧を誤差増幅器で検出し、その誤差増幅器で出力電圧の変動を補償するように出力トランジスタを制御する。そして、入力電圧の変動に基づく出力電圧の変動を精度よく抑止することが必要である。

図７は、従来のＬＤＯ回路の一例を示す。入力電圧Ｖｉは誤差増幅器１に電源として供給されるとともに、ＰチャネルＭＯＳトランジスタで構成される出力トランジスタＴr1のソースに電源として供給される。そして、誤差増幅器１の出力信号が出力トランジスタＴr1のゲートに入力される。

出力トランジスタＴr1のドレインとグランドＧＮＤとの間に抵抗Ｒ１，Ｒ２が接続され、その抵抗Ｒ１，Ｒ２の中間ノードＮ１が誤差増幅器１のプラス側入力端子に接続される。また、誤差増幅器１のマイナス側入力端子には基準電圧ｅ１が入力される。

出力トランジスタＴr1のドレインに接続された出力端子Ｔｏから出力電圧Ｖｏが出力され、その出力端子ＴｏとグランドＧＮＤとの間に容量Ｃ１が接続される。
このような構成では、出力電圧Ｖｏが低下してノードＮ１の電位が低下すると、誤差増幅器１の動作により出力トランジスタＴr1のゲート電圧が低下して、出力トランジスタＴr1のオン抵抗が減少し、出力電圧Ｖｏが引き上げられる。また、出力電圧Ｖｏが上昇してノードＮ１の電位が上昇すると、誤差増幅器１の動作により出力トランジスタＴr1のゲート電圧が上昇して、出力トランジスタＴr1のオン抵抗が増大し、出力電圧Ｖｏが引き下げられる。

基準電圧ｅ１は、入力電圧Ｖｉの変動の影響を十分に抑えた安定した電圧である。容量Ｃ１は、出力端子Ｔｏに接続される負荷による出力電圧Ｖｏの変動を抑制するように動作する。

このような構成により、出力電圧Ｖｏの変動が誤差増幅器１及び容量Ｃ１により抑制され、入力電圧Ｖｉに対し電圧降下の小さい出力電圧Ｖｏが出力される。そして、出力電圧Ｖｏの低周波数の変動は、誤差増幅器１の動作により抑制され、高周波数の変動は容量Ｃ１により抑制される。

図８は、上記誤差増幅器１の具体的構成を示す。前記基準電圧ｅ１とノードＮ１の電位は、対をなすトランジスタＴr2，Ｔr3に入力される。そして、トランジスタＴr2のドレイン電流に基づいてトランジスタＴr4，Ｔr5がカレントミラー動作し、トランジスタＴr5のドレイン電流に基づいてトランジスタＴr6，Ｔr7がカレントミラー動作する。

また、トランジスタＴr3のドレイン電流に基づいてトランジスタＴr8，Ｔr9がカレントミラー動作する。そして、トランジスタＴr7，Ｔr9のドレインが前記出力トランジスタＴr1のゲートに接続される。

このような構成により、基準電圧ｅ１に基づいてトランジスタＴr7のドレイン電流はノードＮ１の電位の低下に基づいて減少し、ノードＮ１の電位の上昇に基づいて増大する。また、トランジスタＴr9のドレイン電流はノードＮ１の電位の低下に基づいて増大し、ノードＮ１の電位の上昇に基づいて減少する。

従って、誤差増幅器１は、出力電圧Ｖｏの上昇にともなって出力トランジスタＴr1のゲート電位を上昇させ、出力電圧Ｖｏの低下にともなって出力トランジスタＴr1のゲート電位を低下させる正相アンプとして動作する。

図９は、別の従来例を示す。この従来例は、誤差増幅器２を逆相アンプで構成し、誤差増幅器２と出力トランジスタＴr1の間に逆相アンプ３を介在させて、ノードＮ１と出力トランジスタＴr1のゲート電位を正相で動作させる構成としたものである。

図１０は、図９に示す誤差増幅器２及び逆相アンプ３の具体的構成を示す。図１０に示す構成により、誤差増幅器２及び逆相アンプ３が逆相で動作する。なお、図１０に示す容量Ｃ２により、出力電圧Ｖｏの高周波の変動に対し、誤差増幅器２の応答性が向上する。
特開２００１−１５９９２２号公報特開２００２−１１２５３５号公報

図８に示すＬＤＯ回路では、入力電圧Ｖｉに電圧変動が生じると、誤差増幅器１の出力段のトランジスタＴr7のソース・ドレイン間電圧が変動し、その変動にともなって出力トランジスタＴr1のソース・ゲート間電圧が変動する。

すると、入力電圧Ｖｉの電圧変動に起因して出力電圧Ｖｏが変動するため、PSRR（Power Supply Reduction Ratio）が低下するという問題点がある。
また、容量Ｃ１は出力電圧Ｖｏの高周波の変動の抑制に寄与し、誤差増幅器１は出力電圧Ｖｏの低周波の変動の抑制に寄与するが、その中間の周波数において、出力電圧Ｖｏの変動抑制効果が低下するため、PSRRが低下するという問題点がある。

特許文献１，２には、ＬＤＯ回路のPSRR特性を向上させる攻勢は開示されていない。
この発明の目的は、入力電圧の変動に関わらず、安定した定電圧を出力可能としたＬＤＯ回路を提供することにある。

上記目的は、入力電圧がソースに供給され、ドレインから出力電圧を出力する出力トランジスタと、前記入力電圧を電源として動作し、前記出力電圧と基準電圧との電位差に基づく信号を前記出力トランジスタのゲートに出力して、前記出力電圧を定電圧化する誤差増幅器とを備えたリニアレギュレータ回路で、前記入力電圧供給ノードと、前記誤差増幅器の出力端子との間に第一の容量及び抵抗を直列に接続したリニアレギュレータ回路により達成される。

本発明によれば、入力電圧の変動に関わらず、安定した定電圧を出力可能としたＬＤＯ回路を提供することができる。

（第一の実施の形態）
図１は、この発明を具体化したＬＤＯ回路を示す。この実施の形態は、誤差増幅器１１の出力信号がバッファ回路１２を介して出力トランジスタＴr1のゲートに入力され、入力電圧Ｖｉを供給するノードと、誤差増幅器１１の出力端子との間に、容量（第一の容量）Ｃ３と抵抗Ｒ３を直列に接続したものである。従来例と同一構成部分は同一符号を付して説明する。

前記バッファ回路１２は、誤差増幅器１１の出力信号を出力トランジスタＴr1のゲートに安定して供給するために設けられ、その利得は１である。
前記出力トランジスタＴr1のドレインとグランドＧＮＤとの間に抵抗Ｒ１，Ｒ２が接続され、その抵抗Ｒ１，Ｒ２の中間ノードＮ１が誤差増幅器１１のプラス側入力端子に接続される。また、誤差増幅器１１のマイナス側入力端子には基準電圧ｅ１が入力される。

前記出力トランジスタＴr1のドレインに接続された出力端子Ｔｏから出力電圧Ｖｏが出力され、その出力端子ＴｏとグランドＧＮＤとの間に容量（第二の容量）Ｃ１が接続される。

このような構成では、出力電圧Ｖｏが低下してノードＮ１の電位が低下すると、誤差増幅器１１の動作により出力トランジスタＴr1のゲート電圧が低下して、出力トランジスタＴr1のオン抵抗が減少し、出力電圧Ｖｏが引き上げられる。また、出力電圧Ｖｏが上昇してノードＮ１の電位が上昇すると、誤差増幅器１１の動作により出力トランジスタＴr1のゲート電圧が上昇して、出力トランジスタＴr1のオン抵抗が増大し、出力電圧Ｖｏが引き下げられる。

基準電圧ｅ１は、出力トランジスタＴr1がオン抵抗の小さい領域で動作するように設定される。容量Ｃ１は、出力端子Ｔｏに接続される負荷による出力電圧Ｖｏの変動を抑制するように動作する。

このような構成により、出力電圧Ｖｏの変動が誤差増幅器１１及び容量Ｃ１により抑制され、入力電圧Ｖｉからの電圧降下の少ない出力電圧Ｖｏが出力される。そして、出力電圧Ｖｏの低周波数の変動は、誤差増幅器１１の動作により抑制され、高周波数の変動は容量Ｃ１により抑制される。

図２は、前記誤差増幅器１１及びバッファ回路１２の具体的構成を示す。誤差増幅器１１は、容量Ｃ４を除いて図８に示す誤差増幅器１と同様である。
前記基準電圧ｅ１とノードＮ１の電位は、誤差増幅器１１の入力トランジスタＴr2，Ｔr3に入力される。そして、トランジスタＴr2のドレイン電流に基づいてトランジスタＴr4，Ｔr5がカレントミラー動作し、トランジスタＴr5のドレイン電流に基づいてトランジスタＴr6，Ｔr7がカレントミラー動作する。

また、トランジスタＴr3のドレイン電流に基づいてトランジスタＴr8，Ｔr9がカレントミラー動作する。そして、トランジスタＴr7，Ｔr9のドレインがバッファ回路１２のトランジスタＴr10のゲートに接続される。

前記トランジスタＴr10はＰチャネルＭＯＳトランジスタで構成され、そのソースには定電流が供給され、ドレインはグランドＧＮＤに接続されている。そして、トランジスタＴr10のソースが前記出力トランジスタＴr1のゲートに接続されている。また、前記出力端子Ｔｏと前記トランジスタＴr4，Ｔr5のゲートとの間には容量Ｃ４が接続されている。この容量Ｃ４は、図１０に示すＣ２と同様に、出力電圧Ｖｏの高周波の変動に対し、誤差増幅器１１の応答性を向上させる。

このような構成により、容量Ｃ４の動作を無視すれば、基準電圧ｅ１に基づくトランジスタＴr4〜Ｔr7のカレントミラー動作によりトランジスタＴr7のドレイン電流はノードＮ１の電位の低下に基づいて減少し、ノードＮ１の電位の上昇に基づいて増大する。また、トランジスタＴr9のドレイン電流はノードＮ１の電位の低下に基づいて増大し、ノードＮ１の電位の上昇に基づいて減少する。

従って、誤差増幅器１１は、出力電圧Ｖｏの上昇にともなって出力トランジスタＴr1のゲート電位を上昇させ、出力電圧Ｖｏの低下にともなって出力トランジスタＴr1のゲート電位を低下させる正相アンプとして動作する。

また、上記動作に加えて、容量Ｃ４の動作により出力電圧Ｖｏの高周波の変動に対し、誤差増幅器２の応答性が向上する。
次に、容量Ｃ３及び抵抗Ｒ３を備えたＬＤＯ回路の動作を解析したシミュレーション結果について説明する。

図３は、図１及び図２に示すＬＤＯ回路の動作を解析するシミュレーション回路を示す。このシミュレーション回路は、PSRRを解析する第一の回路１４と、位相特性を解析する第二の回路１５とから構成される。

第一及び第二の回路１４，１５のアンプ１６ａ，１６ｂは、誤差増幅器１１に対応し、アンプ１７ａ，１７ｂは出力トランジスタＴr1に対応し、それぞれ電源Ｖ１が供給される。電流源１８ａ，１８ｂに流れる電流は、出力端子Ｔｏから出力される負荷電流である。

アンプ１７ａには、入力信号Ｖｉの電圧変動に相当する交流信号を供給する信号源１９が接続されている。そして、アンプ１７ａの出力端子であるノードＮ２でPSRR特性が検出される。

第二の回路１５のアンプ１７ｂの出力端子は、インダクタンスＬを介してアンプ１６ｂに接続される。インダクタンスＬは、シミュレーションのための素子であり、たとえば１ｋＨの高インダクタンス値に設定され、アンプ１７ｂの出力信号から交流分をカットする。

また、アンプ１６ｂの入力端子には信号源２０が接続され、アンプ１６ｂに交流信号を供給する。そして、アンプ１７ｂの出力端子であるノードＮ３，Ｎ４で位相特性（Phase）及び利得（Gain）が検出される。

図４は、上記のようなシミュレーション回路により下記４条件でシミュレーションした結果を示す。

表１において、ケース１〜４は、容量Ｃ３，Ｃ４と抵抗Ｒ３の値を４通りに変化させてシミュレーションした結果を示す。ケース１は、従来例に相当し、容量Ｃ４を２ｐＦ、容量Ｃ３を０とし、抵抗Ｒ３を無限大とした場合である。

ケース２は、容量Ｃ４，Ｃ３の容量値の和をケース１の容量Ｃ４の容量値と等しく設定し、抵抗Ｒ３の値を３ＭΩとした場合である。ケース３は、容量Ｃ４，Ｃ３の容量値を０．５ｐＦ、抵抗Ｒ３の値を３ＭΩとした場合であり、ケース３は、容量Ｃ４，Ｃ３の容量値を０．１ｐＦ、抵抗Ｒ３の値を３ＭΩとした場合である。

また、表１において、ｆｃは利得が０となる周波数であり、位相余裕はｆｃでの位相特性、すなわちアンプ１７ａが発振するまでの位相マージンを示すものであり、PSRRはｆｃ付近でのPSRRの最大値を示すものである。

図４は、ケース１〜４での位相特性、利得及びPSRR特性を示す。Phase１〜４と、Gain１〜４と、PSRR１〜４はケース１〜４に対応する各特性を示す。
同図に示すように、ケース１ではｆｃで位相余裕がなく、PSRR値も悪く高いピークを示す。ケース２では、低周波でのPSRRはケース１と差がないが、位相余裕とPSRRのピーク値が改善される。

ケース３，４では、ｆｃの上昇とともに、位相余裕とPSRRのピーク値がさらに改善され、低周波数帯でのPSRR値が大きく改善されている。すなわち、誤差増幅器１１のPSRR特性が低周波数側に広帯域化されている。

前記抵抗Ｒ３の最適値は、Ｒ３＝１／（２πｆｃ・Ｃｓ）で求められる。Ｃｓは容量Ｃ３，Ｃ４の直列容量値である。
上記のように構成されたＬＤＯ回路では、次に示す作用効果を得ることができる。
（１）入力電圧Ｖｉの供給ノードと誤差増幅器１１の出力端子との間に容量Ｃ３と抵抗Ｒ３とを直列に介在させたので、PSRR特性のピーク値を下げることができる。従って、入力電圧Ｖｉの変動による出力電圧Ｖｏの変動を抑制することができる。
（２）入力電圧Ｖｉの供給ノードと誤差増幅器１１の出力端子との間に容量Ｃ３と抵抗Ｒ３とを直列に介在させたので、誤差増幅器１１の動作を広帯域化して、特に低周波領域でのPSRR特性を向上させることができる。
（３）容量Ｃ３と抵抗Ｒ３を付加するだけの簡便な構成で、上記のようにPSRR特性を向上させることができる。
（４）容量Ｃ３は、出力トランジスタＴr1を定電流駆動する動作を行うため、容量Ｃ３を出力トランジスタＴr1のソース近傍に接続すると、PSRR特性を向上させることができる。
（５）出力トランジスタのコンダクタンスｇｍとしたとき、ｇｍ／Ｃ１により決定される周波数帯域に対し、容量Ｃ３と抵抗Ｒ３の積であるＣ３・Ｒ３により決定される周波数帯域を高く設定すると、全周波数帯域でPSRR特性のピークを低くすることができる。
（６）抵抗Ｒ３により位相遅れが緩和されて、位相マージンが増大することにより、出力電圧Ｖｏの発振を防止することができる。従って、誤差増幅器１１の広帯域化を図ることができる。
（第二の実施の形態）
図５及び図６は、第二の実施の形態を示す。前記第一の実施の形態では、誤差増幅器１１の出力信号をバッファ回路１２を介して出力トランジスタＴr1のゲートに入力したが、この実施の形態では、誤差増幅器１１の出力信号で出力トランジスタＴr1のゲート電位を直接に駆動している。

図６は、誤差増幅器１１の具体的構成を示す。この実施の形態の誤差増幅器１１は、第一の実施の形態の誤差増幅器１１の容量Ｃ４を省略した構成である。その他の構成は第一の実施の形態と同様である。

出力トランジスタＴr1のゲート容量に対し、誤差増幅器１１のトランジスタＴr7，Tｒ9に十分な電流駆動能力を確保できれば、第一の実施の形態に示すバッファ回路１２を省略することができる。

このような構成により、第一の実施の形態と同様な作用効果を得ることができる。

第一の実施の形態を示す回路図である。誤差増幅器及びバッファ回路の具体的構成を示す回路図である。シミュレーション回路を示す回路図である。第一の実施の形態の動作特性図である。第二の実施の形態を示す回路図である。誤差増幅器の具体的構成を示す回路図である。従来例を示す回路図である。従来例を示す回路図である。従来例を示す回路図である。従来例を示す回路図である。

符号の説明

１１誤差増幅器
１２バッファ回路
Ｖｉ入力電圧
Ｖｏ出力電圧
Ｔr1 出力トランジスタ
ｅ１基準電圧
Ｃ３第一の容量
Ｒ３抵抗

Claims

入力電圧がソースに供給され、ドレインから出力電圧を出力する出力トランジスタと、
前記入力電圧を電源として動作し、前記出力電圧と基準電圧との電位差に基づく信号を前記出力トランジスタのゲートに出力して、前記出力電圧を制御する誤差増幅器と
を備えたリニアレギュレータ回路であって、
前記出力トランジスタのソースと、前記誤差増幅器の出力端子との間に第一の容量及び抵抗を直列に接続したことを特徴とするリニアレギュレータ回路。
前記誤差増幅器と前記出力トランジスタのゲートとの間にバッファ回路を介在させたことを特徴とする請求項１記載のリニアレギュレータ回路。
前記第一の容量を、前記出力トランジスタのソース近傍に接続したことを特徴とする請求項１又は２記載のリニアレギュレータ回路。
出力トランジスタのコンダクタンスと前記出力端子に接続される第二の容量で設定される周波数帯域に対し、前記第一の容量と抵抗で設定される周波数帯域を高く設定したことを特徴とする請求項１乃至３のいずれか１項に記載のリニアレギュレータ回路。