KR20110081146A

KR20110081146A - 로우 드롭 아웃 바이패스 전압 레귤레이터

Info

Publication number: KR20110081146A
Application number: KR1020117004836A
Authority: KR
Inventors: 루안 루렌스; 라즈반 에나체스쿠; 마르크 티우
Original assignee: 마이크로칩 테크놀로지 인코포레이티드
Priority date: 2008-11-03
Filing date: 2009-11-03
Publication date: 2011-07-13
Also published as: TW201033782A; US20100109624A1; WO2010062727A3; CN102216867B; CN102216867A; KR101632327B1; EP2361403A2; WO2010062727A2; US8080983B2; TWI488018B; EP2361403B1

Abstract

공급기 입력 전압이 전압 레귤레이션 회로의 레귤레이션된 출력 전압에 접근할 때 전압 레귤레이터 회로에 의해 인입된 전류를 최소화하기 위하여, 로우 드롭 아웃(LDO) 바이패스 전압 레귤레이터에서 전력 소자 바이패스 및 전압 레귤레이션 회로 셧다운이 이용된다. 2가지 동작 모드가 로우 드롭 아웃(LDO) 바이패스 전압 레귤레이터에서 이용된다. 레귤레이션 모드는 공급기 입력 전압이 기준 전압 입력보다 클 때 이용되고, 트랙 모드는 공급기 입력 전압이 전압 레귤레이션 회로의 레귤레이션된 출력 전압보다 작거나 거의 같을 때 이용된다. 레귤레이션 모드와 트랙 모드 사이를 전환할 때, 히스테리시스가 나타날 수 있다.

Description

로우 드롭 아웃 바이패스 전압 레귤레이터{LOW DROP OUT(LDO) BYPASS VOLTAGE REGULATOR}

본 발명은, 온-칩 전압 레귤레이터에 관한 것으로서, 더욱 상세하게는, 로우 드롭 아웃 바이패스 모드일 때 저전류를 소모하는 로우 드롭 아웃(LDO) 바이패스 전압 레귤레이터에 관한 것이다.

3.3V보다 너무 높은 전압에서는 동작할 수 없는 집적회로 디바이스들이, 서브-마이크론 공정으로 제조되고 있다. 하지만, 이러한 집적회로 디바이스들은 고전압에서 동작하는 전자 시스템들의 일부분이 될 수 있으며, 따라서 디바이스가 고전압 전력 소스와 함께 동작하도록 요구된다. 이것은 전력 소스의 고전압을 서브-마이크론 디바이스를 위한 안전 동작 전압으로 감소시키기 위한 온-칩 전압 레귤레이터(on-chip voltage regulator)를 이용함으로써 달성될 수 있다. 일부 전압 레귤레이터들은, 디바이스의 집적회로 패키지 상의 외부 접속을 요구하는 외부 디커플링 커패시터를 필요로 한다. 그러나 일시적 안정성을 위한 어떤 외부 연결 부품들도 필요없는 자체 포함된 몇몇의 온-칩 전압 레귤레이터 설계물이 있기도 하다. 하지만, 이런 종류의 온-칩 전압 레귤레이터는, 입력 전압이 그의 출력 설계 전압보다 작거나 같은 경우에, 증가된 양의 전류를 인입할 것이다.

따라서, 정상적인 레귤레이션 모드일 때보다 더 많은 동작 전류를 인입하지 않고, 낮은 입력 전압들에서 드롭 아웃(레귤레이션 없이 전류를 통과시킴)하고, 또한, 바람직하게는, 공급 전압을 레귤레이션시키지 않을 때(예를 들면, 드롭 아웃 모드일 때)에 훨씬 적은 전류를 인입하는 온-보드 전압 레귤레이터가 요구되고 있다.

본 발명에 의하면, 상술한 문제점들은, 소스 전압(Vin)이 특정 설정점에 접근할 때, 온-칩 집적회로 전압 레귤레이터를 디스에이블시키고 또한 출력 전력 스테이지(들)를 완전 전도성 모드(fully conductive mode)로 함으로써 해결된다. 또한, 온-칩 전압 레귤레이터의 일시적 안정성을 위한 외부 핀이 필요하지 않다.

본 발명의 일 실시예에 따르면, 집적회로 디바이스 내의 로우 드롭 아웃(LDO) 바이패스 전압 레귤레이터는, 전압 소스에 연결된 전력 입력, 부하에 연결된 전력 출력 및 제어 입력을 갖는 전력 패스 소자; 입력 및 상기 전력 패스 소자의 상기 제어 입력에 연결된 출력을 갖는 버퍼; 상기 전력 패스 소자의 상기 전력 출력의 샘플된 전압에 연결된 양의 입력, 기준 전압에 연결된 음의 입력, 및 상기 버퍼의 입력에 연결된 출력을 갖는 에러 증폭기; 상기 버퍼에 연결된 제1 제어 출력, 상기 전력 패스 소자에 연결된 제2 제어 출력, 및 상기 전압 소스에 연결된 전압 센싱 입력을 갖는 전압 모니터 및 제어 회로를 포함하고, 상기 전압 소스가 제1 전압값 이상이면, 상기 버퍼가 인에이블되고, 상기 전력 패스 소자, 상기 버퍼 및 상기 에러 증폭기가 부하 전압을 레귤레이션하고, 상기 전압 소스가 제2 전압값 이하이면, 상기 버퍼가 디스에이블되고, 상기 전력 패스 소자가 패스-스루(pass-through) 상태로 되어 상기 부하 전압이 상기 소스 전압을 따르고 레귤레이션되지 않는다.

본 발명의 다른 실시예에 따르면, 집적회로 디바이스 내의 로우 드롭 아웃(LDO) 바이패스 전압 레귤레이터를 위한 방법은: 소스 전압이 제1 전압값 이상일 때, 전력 패스 소자로 상기 소스 전압으로부터 부하 전압을 레귤레이션하는 단계; 상기 소스 전압이 상기 제1 전압값 이상일 때, 버퍼, 에러 증폭기 및 기준 전압으로 상기 전력 패스 소자의 동작을 제어하는 단계; 상기 소스 전압이 제2 전압값 이하일 때, 상기 부하 전압이 상기 입력 전압을 따르도록, 상기 부하 전압을 상기 전력 패스 소자를 통해 상기 소스 전압에 연결하는 단계; 및 상기 소스 전압이 상기 제2 전압값 이하일 때, 상기 버퍼를 디스에이블시키는 단계를 포함한다.

본 발명의 실시예들이, 설명되고, 묘사되고, 개시된 예를 참조하여 정의되었지만, 이러한 참조는 본 발명의 제한을 내포하는 것이 아니며 그러한 제한이 유추되어서도 아니된다. 개시된 사항은, 본 기술 분야의 당업자 및 본 발명에 의해 이득을 얻을 수 있는 자에 의해, 형태 및 기능에 있어서의 다양한 수정, 변경 및 균등물이 가능하다. 본 발명의 묘사되고 설명된 실시예들은 단지 예시일 뿐으로서, 본 발명의 범위의 전부라고는 할 수 없다.

첨부한 도면들과 함께 기재된 이어지는 상세한 설명에 의하여 본 발명을 더욱 완전하게 이해할 수 있다.
도 1은, 종래의 로우 드롭 아웃(LDO) 전압 레귤레이터의 도면이다.
도 2는, 도 1에 도시된 LDO 전압 레귤레이터에서 이용될 수 있는 일반적인 버퍼에 대한 상세한 도면이다.
도 3은, 본 발명의 일 실시예에 따른, 집적회로 디바이스 내의 LDO 바이패스 전압 레귤레이터의 블록도이다.
도 4 및 도 5는, 도 3에 도시된 LDO 전압 레귤레이터의 에러 증폭기 및 버퍼의 상세한 도면이다.
도 6은, 본 발명의 개시에 따른, LDO 바이패스 전류 절감 기능을 갖는 경우와 그렇지 않은 경우의 전압과 전류의 관계를 나타낸 그래프이다.
도 7은, 본 발명의 개시에 따른, 레귤레이션 모드 또는 바이패스 모드에서 입력 및 출력 전압 사이에 전압 히스테리시스를 갖는 LDO에 대한 입력 및 출력 전압 관계를 나타낸 그래프이다.
본 발명은 다양한 수정 및 변경된 형태를 허용할 수 있지만, 구체적인 실시예들이 도면들에 도시되고 상세하게 설명되었다. 하지만, 여기에 개시된 구체적인 실시예들은, 본 발명을 개시된 특정 형태로 한정하고자 하는 것이 아니며, 오히려, 본 개시는 첨부한 청구항들에 의해 정의되는 모든 수정 및 균등물을 포함해야 한다.

도면을 참조하여, 구체적인 실시예들이 도식적으로 설명된다. 도면에서 동일한 소자들은 동일한 번호로 표시되고, 유사한 소자들은 소첨자를 갖는 동일한 번호로 표시될 것이다.

도 1은 종래 기술의 로우 드롭 아웃(LDO) 전압 레귤레이터의 도면이다. LDO 전압 레귤레이터의 목적은, 레귤레이션 모드로 동작할 때, 노드(V_OUT)에서 소망하는 전압을 유지하고자 하는 것이다. 에러 증폭기(106)는, 에러 증폭기(106)의 양의 입력에 공급된 V_OUT 전압의 샘플을 에러 증폭기(106)의 음의 입력에 공급된 기준 전압(Vbg)과 비교한다.

V_OUT에서의 전압이 낮아지면, 에러 증폭기(106)의 양의 입력으로 들어가는 해당 샘플 전압도 역시 감소한다. 이제, 양의 입력 전압은, 에러 증폭기(106)의 음의 입력 전압보다 낮아진다. 실제로, 이것은 버퍼 증폭기(104)로의 에러 증폭기(106)의 출력을 낮추고, 동일한 신호가 PMOS(P-channel metal oxide semiconductor) 트랜지스터 전력 트랜지스터(102)로 버퍼될 것이다. 에러 증폭기(106)의 출력은, 에러 증폭기(106)의 입력들 사이의 차이가 커진다면, 더 빠르게 낮아질 것이다. PMOS 전력 트랜지스터(102)의 게이트에 나타나는 이 낮은 전압은, PMOS 전력 트랜지스터를 더욱 턴온하고, 따라서 V_IN의 전압이 V_OUT의 전압을 차지업(charge up) 한다.

V_OUT 전압이 소망하는 레벨에 도달하면, 샘플된 V_OUT과 밴드갭 전압 사이의 차이는 작아지고, 그에 의해 PMOS 전력 트랜지스터(102)가 셧오프된다. 반면에, V_OUT에서의 전압이 증가하면, 에러 증폭기(106)의 양의 입력에 공급된 해당 샘플 전압이 증가하게 되고, 에러 증폭기(106)의 음의 입력에 공급된 기준 전압(Vbg)보다 커지게 된다. 이것은 버퍼(104)로의 에러 증폭기(106)의 출력을 증가시키고, PMOS 전력 트랜지스터(102)로 버퍼될 것이다. 에러 증폭기(106)의 출력은, 에러 증폭기(106)의 입력들 사이의 차이가 더 커지면, 더 빠르게 증가할 것이다. PMOS 전력 트랜지스터(102)의 게이트에 나타나는 이 고전압은, PMOS 전력 트랜지스터(102)를 더욱 턴오프하고, 따라서 V_OUT 노드에서의 전압이 더 증가하는 것을 방지한다. 이러한 전체 동작은 V_OUT에서의 전압을 소망하는 안정된 상태의 전압값으로 유지한다.

V_IN은 LDO 전압 레귤레이터에 공급된 전압으로서, 약 0 내지 5.5V의 범위일 수 있다. 반면에, V_OUT은 LDO 전압 레귤레이터의 출력 전압으로서, 집적회로 디바이스의 전력 로직 회로들(도시하지 않음)에서 이용된다. 도 1의 LDO 전압 레귤레이터는 약 3.0 내지 3.6V의 출력 전압 범위를 갖는 것이 바람직하다. 입력 전압(V_IN)이 약 3.7V를 넘어서면, 전류 소모의 대부분은 집적 디바이스들의 정상적인 동작(예를 들면, 로직 회로 트랜지스터 스위칭 부하)에 기인한다. 전압 레귤레이터 전류는, 이 지점에서의 집적회로 디바이스 논리 회로들의 동작 전류에 대하여 최소로 유지된다. 하지만, 문제는 V_IN 노드가 약 3.6V이거나 또는 그보다 작은 경우에 발생한다. 도 1에 도시된 회로는, V_IN과 V_OUT의 전압들을 동일하게 하기 위하여 더 강하게 동작해야만 한다. 이 LDO 전압 레귤레이터에 대한 능동적인 요구들로 인하여, 종래의 푸시-풀 출력 상태를 대신한 다이오드-연결된 버퍼 구성을 갖는 출력 드라이버는, 온-칩 전압 레귤레이터의 일부로서 제품을 위해 가장 적합하다. 하지만, 이 회로는 PMOS 전력 트랜지스터(102)의 게이트를 전력 공통(예를 들면, 접지) 쪽으로 구동할 때, 다이오드 연결된 버퍼 증폭기(104)로부터의 정동작전류(靜動作電流; quiescent current)가 높다는 원치않는 효과가 생긴다. 이것은 V_IN이 V_OUT에 가까워지고 또한 PMOS 전력 트랜지스터가 포화 상태(saturation)로부터 트라이오드 영역(triode region)으로 될 때에 발생한다. 이 효과는 도 6에 점선으로 표시된다. 이 효과는 매우 바람직하지 않다.

도 2는, 도 1에 도시된 LDO 전압 레귤레이터의 버퍼(104)에 대한 더욱 상세한 도면이다. 도 6에서 라인 부분(654)으로 도시된 잠재적인(potential) 고전류 문제는, LDO 전압 레귤레이터의 이 부분에서 발생한다. 이 회로가 레귤레이션 모드에서 트랙 모드로 전환되면, 전압(V_OUT)은 V_IN을 트랙한다(track). 그래서 입력 전압들이 낮을 때(예를 들면, V_IN이 약 3.6V보다 작은 경우), 출력 전압(V_OUT)도 역시 낮아진다(즉, V_IN을 트랙한다). 출력 전압(V_OUT)이 샘플되어 에러 증폭기(106)의 양의 입력에 공급되므로, 이것은 양의 입력 전압이 에러 증폭기(106)의 음의 입력 전압보다 더 낮아지게 한다. 이것은 저레벨 신호를 버퍼(104)에 제공할 것이다. 버퍼(104)의 입력 노드(N1)는 접지로 구동되고, 동시에 버퍼(104)의 출력 노드(N2)도 역시 접지로 구동된다. 이 노드들이 로우(low)이면, PMOS 트랜지스터들(M21, M24 및 M25)은 더 강하게 턴온될 것이다. M25의 턴온은, 고전압을 다이오드 연결된 NMOS 트랜지스터(M23)에 공급할 것이고, 전류 미러(current mirror)를 활성화시킨다. 트랜지스터들이 다량의 전류를 인입할 수 있도록 설계하여 버퍼(104)가 빠른 응답 시간을 가질 수 있기 때문에, 모든 트랜지스터들이 활성화된다면 버퍼(104)의 전류 소모가 크게 증가할 것이다.

이러한 시나리오에서 버퍼(104)에 논리(0)를 공급하는 것은, PMOS 전력 트랜지스터(102)의 게이트를 접지로 구동할 필요가 있고, 그에 의해 버퍼가 활성화된다(버퍼가 강하게 턴온된다). 이것은 LDO 전압 레귤레이터가 트랙 모드로 들어갈 수 있게 할 것이다(예를 들면, V_OUT이 V_IN을 따라갈 것이다).

도 3은 본 발명의 일 실시예에 따른, 집적회로 디바이스 내의 로우 드롭 아웃(LDO) 바이패스 전압 레귤레이터의 블록도이다. 참조번호(500)로 표시된 LDO 바이패스 전압 레귤레이터는, 기준 전압(508), 에러 증폭기(506), 버퍼(504), 전압 모니터 및 제어 회로(512) 및 전력 패스 소자(502)를 포함하고, 이들 모두는 집적회로 다이(522) 상에 제조된다. 전압 모니터 및 제어 회로(512)는 전압 히스테리시스(hysteresis; 이력 현상)도 갖는다. 전력 패스 소자(502)의 출력(V_OUT)은, 집적회로 다이(522)의 전력 소모 로직 회로들(510)에 연결된다. 기준 전압(508)은, 제한을 위한 것이 아닌 일례로서, 밴드갭 기준 전압일 수 있다.

제한을 위한 것이 아니지만 한 예로서 입력 전압(V_IN)이 약 3.6V인 경우, 전압 모니터 및 제어 회로(512)는 전력 패스 소자(502)(도 1의 PMOS 전력 트랜지스터(102)와 유사함)의 제어 노드(즉, 게이트)를, 제어 신호(518)를 통해 접지로 강제할 것이다. 이 때문에, 전력 패스 소자(502)는 강하게 턴온될 것이고(포화 상태로 됨), 실질적으로 V_IN과 V_OUT 노드들은 함께 쇼트된다. 또한, 버퍼(504)는, 전압 모니터 및 제어 회로(512)로부터의 제어 신호(516)에 의하여 최소 전류를 소모하는 고임피던스 상태로 진입하게 될 것이고, 그에 의해, 집적회로 디바이스에 의해 인입된 전류(전력 소모)는 주로 논리 회로들(510)(부하)에 의한 것이다. 입력 전압(V_IN)이 더 낮아지면, 따라서 전류가 소모된다. 이것은 도 6에서 점선(656)으로 표시된다. 전압(V_IN)이 저전압으로부터 약 3.65V로 되면, 전압 모니터 및 제어부(512)는 버퍼(504)와 다시 연결된다(re-engage). 그에 의해, V_IN이 3.6V보다 더 높아지더라도, V_OUT을 약 3.3V로 유지하기 위해 레귤레이터 회로를 인에이블시킨다. 전압 모니터 및 제어부(512)는, 더욱, 히스테리시스를 가질 수 있어서, 전력 패스 소자(502)와 버퍼(504)는, 레귤레이션 모드의 동작으로 되돌아 갈 때보다 낮은 전압에서 트랙 모드로 진입할 것이다.

이러한 높은 전류 소모 문제를 해결하기 위하여, 버퍼(504)는, LDO 전압 레귤레이터가 트랙 모드일 때 셧오프된다. 전압 모니터 및 제어 회로(512)는, 입력 전압(V_IN)을 모니터함으로써, LDO 전압 레귤레이터(500)가 트랙 모드인지 레귤레이션 모드인지를 판정한다. LDO 전압 레귤레이터(500)가 트랙 모드이면, 다른 조건들과 마찬가지로, 전압 모니터 및 제어 회로(512)는 전력 패스 소자(502)(예를 들면, 도 1에 도시된 PMOS 전력 트랜지스터(102))를 인에이블시킨다(턴온한다). 실제로, 이것은 예를 들면, V_IN을 V_OUT으로 연결하는 트랙 모드를 인에이블하여, LDO 전압 레귤레이터(500)의 V_IN 및 V_OUT 네트(net)들을 쇼트시킨다. 이렇게 되면, 전력 패스 소자(502)는, 전력 패스 소자(502)를 구동하기 위한 버퍼(504)의 출력(514)에 더이상 의존하지 않게 된다. 이 작용 때문에, 버퍼(504)의 전류 미러가 디스에이블되고(신호(516)), 불필요하게 많은 전류를 소모하는 상술한 문제를 회피할 수 있다.

도 4 및 도 5는 도 3에 도시된 LDO 전압 레귤레이터의 에러 증폭기와 버퍼의 상세한 도면이다. LDO 바이패스 전압 레귤레이터(500)가 공급 전압이 낮은 것을 검출하면, LDO 바이패스 전압 레귤레이터(500)는 트랙 모드로 전환할 것이고, 이것은 또한 전류 버퍼를 디스에이블시키기 위한 신호를 전송한다. 전류 버퍼가 턴오프되면, 트랜지스터(I44)는 공통 게이트 트랜지스터(I57 및 I58)의 바이어싱을 회피하기 위하여 스위치 오프된다. 이와 동시에, 트랜지스터(I52)는 공통 게이트 트랜지스터(I57 및 I58)를 완전히 셧다운시키기 위하여, 스위치 온된다. 실제로, 이것은 캐스케이드 회로군을 셧다운시키고, 그것에 의해 공급되는 전류를 제거한다.

본 발명에 개시된 내용을 구현하지 않은 상태에서, 입력 전압이 기준 전압보다 낮아서 레귤레이터가 트랙 모드로 전환되면, 전류 소모는 매우 커진다. 도 6의 그래프 왼쪽 부분의 실선(654)은, 입력 전압이 기준 전압보다 낮은 경우의 이러한 급격한 전류 증가를 보여준다. 상술한 바와 같은 기술이 구현된 상태에서는, 전류 소모(주로 집적회로의 논리 회로들에 의해 인입된 전류)는 V_IN의 선형 함수가 되고, 이는 도 6에서 점선(656)과 같이 나타난다.

V_IN이 3.6V보다 높아지면, 전압 모니터 및 제어부(512)는, LDO 바이패스 전압 레귤레이터(500)가 레귤레이션 모드(상술한 바와 같이, 버퍼(504), 에러 증폭기(506), 및 전력 패스 소자(502)가 폐쇄 루프 전압 레귤레이터로서 동작함)로 되돌아가도록 하고, 그에 의해, V_OUT이 약 3.3V(즉, 기준 전압(508)의 대략적인 전압값)로 유지된다. V_IN 노드에서의 전압이 레귤레이터 회로가 정상적으로 동작할 수 있을 만큼 충분히 높은 전압이라면, V_OUT이 어떠한 전압값으로라도 유지될 수 있다는 것은 본 발명의 범위 이내이며 충분히 고려될 수 있는 것이다.

도 7은, 본 발명의 개시에 따른, 레귤레이션 모드 또는 바이패스 모드에서 입력 및 출력 전압 사이에 전압 히스테리시스를 갖는 LDO에 대한 입력 및 출력 전압 간의 관계를 나타낸 그래프이다. 레귤레이션 모드일 때, 출력 전압은 실질적으로 번호(766)로 표시된, 예를 들면 3.3V의 레귤레이션된 전압을 유지한다. 도 7에 도시된 그래프에서, LDO는 입력 전압이 약 3.4V(762)에 이르기까지, 레귤레이션 모드를 유지한다. 일단, 입력 전압이 약 3.4V 이하가 되면, LDO는 바이패스 모드로 되고, 번호(764)로 표시된 바와 같이 출력 전압은 입력 전압을 트랙하고, 여기에서, LDO는 셧다운하고 적은 양의 전류를 인입한다. 입력 전압이 약 3.6V(760)로 되돌아갈 때까지 LDO는 셧다운 모드를 유지하고, 이후 LDO는 레귤레이션 모드로 다시 전환될 것이다. 따라서 히스테리시스가 LDO의 레귤레이션 모드와 바이패스 모드 사이를 스위칭하는 데에 이용될 수 있다. 도 7에서 도시된 전압들은 예시에 불과하며, 히스테리시스 함수에 따라 더 높거나 낮은 전압들의 다른 다양한 조합들이 이용될 수도 있다.

Claims

집적회로 내의 로우 드롭 아웃(LDO) 바이패스 전압 레귤레이터로서,
전압 소스에 연결된 전력 입력, 부하에 연결된 전력 출력 및 제어 입력을 갖는 전력 패스 소자;
입력 및 상기 전력 패스 소자의 상기 제어 입력에 연결된 출력을 갖는 버퍼;
상기 전력 패스 소자의 상기 전력 출력의 샘플된 전압에 연결된 양의 입력, 기준 전압에 연결된 음의 입력, 및 상기 버퍼의 입력에 연결된 출력을 갖는 에러 증폭기;
상기 버퍼에 연결된 제1 제어 출력, 상기 전력 패스 소자에 연결된 제2 제어 출력, 및 상기 전압 소스에 연결된 전압 센싱 입력을 갖는 전압 모니터 및 제어 회로를 포함하고,
상기 전압 소스가 제1 전압값 이상이면, 상기 버퍼가 인에이블되고, 상기 전력 패스 소자, 상기 버퍼 및 상기 에러 증폭기가 부하 전압을 레귤레이션하고,
상기 전압 소스가 제2 전압값 이하이면, 상기 버퍼가 디스에이블되고, 상기 전력 패스 소자가 패스-스루(pass-through) 상태로 되어 상기 부하 전압이 상기 소스 전압을 따르고 레귤레이션되지 않는 것을 특징으로 하는 로우 드롭 아웃 바이패스 전압 레귤레이터.
제1항에 있어서,
상기 전력 패스 소자는 P-채널 금속 산화물 반도체(PMOS) 전력 트랜지스터인 것을 특징으로 하는 로우 드롭 아웃 바이패스 전압 레귤레이터.
제1항에 있어서,
상기 전압 모니터 및 제어 회로는, 상기 버퍼의 재-인에이블을 방지하고 상기 소스 전압이 상기 제2 전압값보다 큰 상기 제1 전압값 이상일 때까지 상기 전력 패스 소자를 상기 패스-스루 상태로 유지하는 히스테리시스 회로를 포함하는 것을 특징으로 하는 로우 드롭 아웃 바이패스 전압 레귤레이터.
제1항에 있어서,
상기 제1 전압값은 약 3.6V이고, 상기 제2 전압값은 약 3.4V인 것을 특징으로 하는 로우 드롭 아웃 바이패스 전압 레귤레이터.
제1항에 있어서,
상기 기준 전압은 밴드갭 기준 전압을 포함하는 것을 특징으로 하는 로우 드롭 아웃 바이패스 전압 레귤레이터.
제1항에 있어서,
상기 버퍼가 디스에이블될 때, 상기 버퍼의 출력이 고임피던스인 것을 특징으로 하는 로우 드롭 아웃 바이패스 전압 레귤레이터.
제1항에 있어서,
상기 버퍼는 전류 미러를 구비하고, 상기 버퍼가 디스에이블될 때 상기 전류 미러가 디스에이블되는 것을 특징으로 하는 로우 드롭 아웃 바이패스 전압 레귤레이터.
제1항에 있어서,
상기 전력 패스 소자, 상기 버퍼, 상기 에러 증폭기, 상기 기준 전압, 및 상기 전압 모니터 및 제어 회로는 집적회로 다이 상에 제작되는 것을 특징으로 하는 로우 드롭 아웃 바이패스 전압 레귤레이터.
집적회로 디바이스 내의 로우 드롭 아웃(LDO) 바이패스 전압 레귤레이터를 위한 방법으로서,
소스 전압이 제1 전압값 이상일 때, 전력 패스 소자로 상기 소스 전압으로부터 부하 전압을 레귤레이션시키는 단계;
상기 소스 전압이 상기 제1 전압값 이상일 때, 버퍼, 에러 증폭기 및 기준 전압으로 상기 전력 패스 소자의 동작을 제어하는 단계;
상기 소스 전압이 제2 전압값 이하일 때, 상기 부하 전압이 상기 입력 전압을 따르도록, 상기 부하 전압을 상기 전력 패스 소자를 통해 상기 소스 전압에 연결하는 단계; 및
상기 소스 전압이 상기 제2 전압값 이하일 때, 상기 버퍼를 디스에이블시키는 단계를 포함하는 것을 특징으로 하는 방법.
제9항에 있어서,
상기 소스 전압이 상기 제2 전압값보다 큰 상기 제1 전압값 이상일 때까지, 상기 버퍼의 재-인에이블을 방지하는 단계; 및
상기 소스 전압이 상기 제1 전압 이상일 때까지, 상기 버퍼, 상기 에러 증폭기 및 상기 기준 전압으로 상기 전력 패스 소자의 레귤레이션 동작을 억제하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제9항에 있어서,
상기 버퍼를 디스에이블시키는 단계는, 상기 버퍼를 저전력 모드로 하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제9항에 있어서,
상기 버퍼를 디스에이블시키는 단계는, 상기 버퍼가 고임피던스 출력을 갖도록 하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제9항에 있어서,
상기 제1 전압값은 약 3.6V이고, 상기 제2 전압값은 약 3.4V인 것을 특징으로 하는 방법.