CN102778911A - 一种电压缓冲器电路以及集成该电路的ldo - Google Patents

Abstract

本发明公开了一种电压缓冲器电路以及集成该电路的LDO，缓冲器电路包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第一电阻单元、第二电阻单元和一电容元件、一电流源。集成了该缓冲器电路的LDO，在推高功率管栅极寄生极点确保电路稳定性的同时增强了功率管栅极的电流下拉能力，减小了由轻载跳重载时的下冲尖峰，同时由于缓冲器电路中的RC高通耦合电路的作用，当电路工作频率在滤波截止频率附近时，对功率管栅极的充电电流会增大，减小了由重载跳向轻载时的上冲尖峰，在不显著增加静态功耗下，形成了推挽式输出，提高了LDO电路的瞬态响应。同时集成了本发明缓冲器电路的LDO结构简单，节约了芯片面积。

Description

一种电压缓冲器电路以及集成该电路的LDO

技术领域

本发明属于电源管理技术领域，具体涉及一种低压差线性稳压器（Low DropoutRegulator，LDO）的设计。

背景技术

LDO具有成本低、输出噪声小、电路结构简单、占用芯片面积小等优点，已成为电源管理芯片中的一类重要电路。LDO的本质是利用带隙基准产生的稳定电压和负反馈控制环路得到一个基本不随环境变化的输出电压。LDO能够将不断衰减的电池电压转换成低噪声的稳定精确电压，以满足便携式设备中对噪声敏感的模拟模块和射频模块的需要。LDO的瞬态响应主要由环路带宽和功率管栅极的电压转换速率所决定。

在LDO的设计中，输出瞬态响应是一项非常重要的动态指标，它主要受环路稳定性、环路带宽和功率管栅极电位的转换速率影响。输出电压的过冲大小和恢复时间都会影响线性调整器的精度。

普通的LDO电路一般由误差放大器，电压基准源，调整管及反馈电路构成，如图1所示。一般LDO电路的输出电压V_OUT会在负载瞬态变化时产生很大的尖峰，V_OUT重新获得稳定需要一定时间，要获得快速的负载瞬态响应，需要增大静态电流以提高对功率管栅极的充放电速度。而在便携式应用中需要尽量延长电池使用寿命，普通的LDO电路结构无法同时兼顾低的静态电流和快速的负载瞬态响应。

为了提高LDO在不同负载下环路的稳定性，通常在误差放大器和调整管之间插入电压缓冲器来隔离误差放大器输出级的高阻节点和调整管栅极的等效大电容。通过给电压缓冲器提供更大的偏置电流能够改善LDO的瞬态响应，因为这增大了调整管栅极的充放电速率。但是由于LDO在所有负载下的静态电流都很大，故电路效率不高。

为了改善LDO输出瞬态响应，传统的方法是采用自适应偏置电路，即误差放大器偏置电流与LDO实际负载电流成比例变化。在LDO满载时，存在的缺点就是电路静态电流很大，降低效率。这种电路可以改进的地方就是让误差放大器的偏置电流只在电路瞬态切换时增大，这既能改善LDO输出瞬态响应，又能保证电路在稳态时静态电流很低。采用这种方法虽然简单又高效，但会造成另外一个问题，即存在设计难度，如需要采用更大尺寸的电容和电阻来检测变化量，造成了结构复杂，这样势必会增加芯片的面积。

发明内容

本发明的目的是为了解决现有LDO在保证足够低的静态电流下尽最大限度的提高电路的瞬态响应时造成的电路结构复杂的问题，提出了一种电压缓冲器电路。

本发明的技术方案为：一种电压缓冲器电路，包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第一电阻单元、第二电阻单元和一电容元件、一电流源，其中，

第一MOS管的栅极作为所述电压缓冲器电路的输入端，源极与第四MOS管的漏极相连并作为所述电压缓冲器电路的输出端，第一MOS管的漏极与第四MOS管的栅极、第一电阻单元第一端子连接，第一电阻单元的第二端子连接至地电位；

第二MOS管的源极和第三MOS管的源极与外部电源电压相连接，第二MOS管的漏极与第一MOS管的源极相连接，第二MOS管的栅极与第二电阻单元的第一端子相连，第二电阻单元的第二端子与第三MOS管的栅极相连；

第三MOS管的栅极和漏极短接，并与所述电流源的第一端子相连接，电流源的第二端子接地；

第四MOS管的栅极通过所述的电容元件与第二MOS管的栅极相连接，第四MOS管的源极接至地电位。

进一步的，所述的第一MOS管、第二MOS管和第三MOS管具体为PMOS管。

进一步的，所述的第四MOS管具体为NMOS管。

进一步的，所述的电流源具体通过一NMOS管实现，其中，所述NMOS管的漏极作为所述的电流源第一端子，所述NMOS管的源极作为所述的电流源第二端子，所述NMOS管的极连接外部的偏置电压。

基于上述电压缓冲器电路，本发明还提出了一种集成该电压缓冲器电路的LDO，还包括：第一放大器、调整管、第一反馈电阻单元和第二反馈电阻单元，第一放大器的反相输入端连接至外部的基准电压，正相输入端连接至第二反馈电阻单元的第一端子，第一放大器的输出端连接至电压缓冲器电路的输入端，电压缓冲器电路的输出端连接至调整管的栅极，调整管的漏极作为LDO的输出端，第一反馈电阻单元的第一端子与LDO的输出端，第一反馈电阻单元的第二端子与第二反馈电阻单元的第一端子相连，第二反馈电阻单元的第二端子接地。

本发明的有益效果：本发明的电压缓冲器电路，它在不显著增加电路静态功耗和芯片面积的前提下，与现有的电压缓冲器相比较起来，由于在稳态下形成了负反馈环路进而减小了电压缓冲器输出级的阻抗，再结合RC高通耦合电路的作用，能够构成推挽式输出，故极大地提高了驱动大容性负载的能力。集成了该电压缓冲器电路的LDO，与现有的LDO相比，由于采用了该技术，在推高功率管栅极寄生极点确保电路稳定性的同时增强了功率管栅极的电流下拉能力，减小了电路由轻载跳重载时的下冲尖峰，同时由于电压缓冲器电路中的RC高通耦合电路的作用，当电路工作频率在滤波截止频率附近时，电压缓冲器对功率管栅极的充电电流会增大，减小了电路由重载跳向轻载时的上冲尖峰，在不显著增加静态功耗下，形成了推挽式输出，这极大地提高了LDO电路的瞬态响应。可以看出，集成了本发明所述的电压缓冲器电路的LDO结构简单，在保证LDO环路稳定性的同时节约了芯片面积，降低了成本。

附图说明

图1为现有的LDO的结构示意图。

图2为本发明提出的电压缓冲器电路示结构意图。

图3为本发明提出的集成了电压缓冲器电路的LDO的结构示意图。

图4本发明实施例中误差放大器EA的结构示意图。

图5本发明电压缓冲器电路的AC等效电路示意图。

图6本发明实施例中LDO的AC波特示意图。

图7本发明实施例中LDO电路仿真的AC波特示意图。

图8本发明实施例中LDO电路仿真的负载瞬态特性示意图。

具体实施方式

下面结合附图和具体实施例对本发明做进一步的理论分析。

本发明提出的电压缓冲器电路实质是一种推挽式输出超级源随器电路（Super Class ABSource Follower Circuit,SSFC），图2给出了一种实现形式，包括：三个PMOS管MP_BUF、MPB_BUF、MP_AB，二个NMOS管MN_AB、MNB_BUF，二个电阻R_C、R_BUF，和一个电容C_C。MP_BUF的栅极连接EA运放的输出信号V_EA，漏极与电阻R_BUF一端连接，R_BUF另一端连接至地电位，MP_BUF的源极为buffer输出连接至调整管的栅极V_GMP。MN_AB的栅极与MP_BUF的漏极相连接，漏极与MP_BUF的源极相连接，MN_AB的源极连接至地电位，MN_AB与MP_BUF构成超级源随器电路。耦合电容C1的一端连接在MP_BUF的漏极，另一端连接在MP_AB的栅极。MP_AB的源极与电源电压V_IN连接，漏极与MP_BUF的源极相连接。MPB_BUF为栅漏短接形成二极管连接方式的PMOS管，MNB_BUF的漏极与MPB_BUF的漏极相连接，MNB_BUF的源极连接至地电位，MNB_BUF的栅极连接偏置电压V_B。电阻R_C一端连接在MPB_BUF的栅极，另一端连接在MP_AB的栅极。

需要明确的是：本发明提出的电压缓冲器采用的是推挽式输出，主要运用在驱动大容性负载的运放中，它可以提高电路瞬态响应，把图2中的PMOS管换成NMOS管，NMOS管换成PMOS管，其基本功能也是可以实现的，如应用在LDO电路中，一般采用PMOS作输入管的电压缓冲器中，另外，NMOS管MNB_BUF其实质充当了电流源的功能，可参考图3的形式，在这里换成其它形式的电流源也是可行的。

图3给出了集成了图2的电压缓冲器电路的外挂大电容型的LDO的结构示意图，包括：第一放大器EA、调整管MP、电压缓冲器电路、反馈电阻R_F1和R_F2，误差放大器的反相输入端连接至外部的基准电压V_REF，正相输入端连接至反馈电压V_FB，误差放大器的输出V_EA连接至电压缓冲器电路的输入端，电压缓冲器电路输出端V_GMP连接至调整管MP的栅极，MP的漏极连接至LDO的输出端V_OUT，R_F1一端接V_OUT，R_F1另一端接V_FB，R_F2一端接V_FB，R_F2另一端接地。

本领域的技术人员应该意识到本发明的电压缓冲器电路也可以应用到其它结构的LDO中。

这里的第一放大器EA具体可以为误差放大器。图4给出了实施例中误差放大器EA的一种电路实现方案，具体包括：PMOS管M6，M7、M12、M13、M3，NMOS管M8、M9、M10、M11。EA输入差分对管为PMOS管M6和M7，它们的源级连接在一起并与尾电流源M3的漏极相连，M6管栅极电位连接基准输入V_REF，M7管栅极电位连接反馈电阻分压输出V_FB。M3的栅极连接至偏置电压V_B，源级连接至V_IN。NMOS管M8为栅漏短接的二极管连接方式，其漏极与M6的漏极相连接。NMOS管M9为栅漏短接的二极管连接方式，其漏极与M7的漏极相连接。NMOS管M10的栅极与M8的栅极相连构成电流镜的连接关系。PMOS管M12为栅漏短接的二极管连接方式，其漏极与M10的漏极相连接。PMOS管M13的栅极与M12的栅极相连，漏极与M11的漏极相连接至V_EA。NMOS管M11的栅极与M9的栅极相连，构成电流镜的连接方式。

需要说明的是：上述误差放大器EA也可以采用其它形式的结构，为了阐述本发明的工作原理及过程，下面的论述也是基于上述电路结构，但本领域的普通技术人员应该意识到，采用其它形式结构的运放也是可以达到本发明的效果的。

SSFC设计思路具体说明如下：

如图2所示。该电路的核心包括MP_BUF、MP_AB、MN_AB和R_BUF，MP_BUF既用来构成电压缓冲器（或源随器），同时又构成共源放大器。电压缓冲器的输入信号为v_EA,输出信号为MP_AB的漏极端，而共源放大器的输入信号也为v_EA，输出信号在MP_BUF的漏端；由R_C和C_C形成的高通耦合电路在电路负载瞬态切换时，能够通过MP_AB管提高功率管栅极的充电速率，同时由MN_AB、R_BUF形成的支路可以提高功率管栅极的放电速率。上述两电路相结合，可以形成类似推挽式输出级，从而提高功率管栅极的充放电速率。下面从稳态、大信号、小信号等几个工作状态分别进行说明：

A：稳态

当电路工作在稳态时，电容C_C断路，则MP_AB的栅极电位与MPB_BUF的栅极电位相等，那么MP_AB的静态电流就由偏置电流I_BUF确定。虽然稳态时MN_AB恒导通会消耗电路一部分电流，但它与MP_BUF形成超级源随器后可以提高电路稳定性，因为从功率管栅极等效看进去的等效输出阻抗可以减小

倍，即功率管栅极寄生极点能够被推高

倍，这会让该极点远远大于LDO环路带宽。同时为了能够获得比较好的频率响应，R_BUF不能取的太大。由于MP_BUF的源漏电压没有被R_BUF减小太多，所以它会一直工作在饱和区。

B：大信号

当负载电流I_Load瞬间变小时，输出电压V_OUT会产生上冲现象。此时EA放大器检测输出V_OUT的变化，并产生误差信号v_EA。如图所示，当v_EA增大时，由共源放大器的高增益特性使得MPB_BUF的漏端电压v_occ的幅值会下降很多。电容Cc耦合v_occ的电压变化并使MP_AB的栅极电压下降，增大电流i_CH对功率管栅极进行充电。与此同时，由于电压vocc的减小，使得MN_AB流过的电流会下降，所以总的效果就是对功率管栅极充电的电流变得更大。

与此类似，当负载电流I_Load瞬间变大时，输出电压VOUT会产生下冲现象。如图2所示，当v_EA减小时，v_occ上升，那么MN_AB的栅源电压会增大，这将会增大电流i_DISCH对功率管栅极放电的能力；同时通过电容Cc耦合v_occ的电压变化并使MP_AB的栅极电压上升，可以瞬时减小甚至能关断MP_AB。将上面两种工作过程相结合，MP_AB和MN_AB就能形成push-pull的缓冲器输出级，这能够进一步改善输出瞬态响应。

为了能够实现较好的电容耦合效果，那么电容Cc的大小要尽量取大，其取值范围一般为0.5pF~2pF，这与调整管占用的大面积尺寸相比起来，并不算占用太大的芯片面积。当然也可以使用MOS电容来减小Cc所占用的面积。这里需要注意的一点就是MP_AB的C_GS电容如果太大会影响电容C_C的耦合效果，所以MP_AB的沟道应该尽量取小。电阻Rc阻值越大，在电路负载瞬态切换时，Cc将会有更好的耦合效果，其阻值的取值范围一般在0.5M~2M之间，其具体可以用过NWELL电阻或高阻多晶硅来实现。另外R_C、C_C的精度没有要求。

C：小信号

根据电路可知，由于在电压缓冲器里面存在电容Cc形成的容性反馈，所以MP_AB不仅是电流偏置晶体管，同时在信号高频处还是信号晶体管，因此在电路交流分析中需要考虑进来。同时由MN_AB形成的超级源随器也会影响电压缓冲器的输出阻抗。

超级源随器的小信号电路图如图5所示，电压缓冲器电路的等效输出阻抗可以通过置vea=0来得到。

在电路理论公式推导的过程中，给出如下假设：1.调整管栅极的寄生电容很大；2.MP_AB的Cgs电容很小（几十fF以下）；3.MP_AB、MN_AB、MP_BUF的r_ds很大，忽略不计。最后电压缓冲器电路的输出阻抗可以用式（1）表达，

分别代表MP_AB、MN_AB、MP_BUF晶体管的跨导，C_OCC代表节点OCC的等效电容。

$Z\left(s\right)=\frac{1+s(1+\frac{g_{{\mathrm{MP}}_{\mathrm{AB}}}}{g_{{\mathrm{MN}}_{\mathrm{AB}}}})R_C{C}_C}{[1+s(1+\frac{g_{{\mathrm{MP}}_{\mathrm{AB}}}}{g_{{\mathrm{MN}}_{\mathrm{AB}}}})R_C{C}_C+{\mathrm{sC}}_{\mathrm{par}}](1+s{R}_{\mathrm{BUF}}{C}_{\mathrm{OCC}})[1+s\frac{C_{\mathrm{par}}}{(1+\frac{g_{{\mathrm{MP}}_{\mathrm{AB}}}}{g_{{\mathrm{MN}}_{\mathrm{AB}}}})g_{{\mathrm{MN}}_{\mathrm{AB}}}{R}_{\mathrm{BUF}}{g}_{{\mathrm{MP}}_{\mathrm{BUF}}}}]}---\left(1\right)$

通过公式可以看出，电路里面存在三个左半平面的极点和一个左半平面的零点，极点分别为：

$p_{b1}=\frac{1}{(1+g_{{\mathrm{MP}}_{\mathrm{AB}}}/g_{{\mathrm{MN}}_{\mathrm{AB}}})R_C{C}_C+C_{\mathrm{par}}}---\left(2\right)$

$p_{b2}=\frac{(1+g_{{\mathrm{MP}}_{\mathrm{AB}}}/g_{{\mathrm{MN}}_{\mathrm{AB}}})g_{{\mathrm{MN}}_{\mathrm{AB}}}{R}_{\mathrm{BUF}}{g}_{{\mathrm{MP}}_{\mathrm{BUF}}}}{C_{\mathrm{par}}}---\left(3\right)$

$p_{b3}=\frac{1}{R_{\mathrm{BUF}}{C}_{\mathrm{OCC}}}---\left(4\right)$

零点为：

$z_{b1}=\frac{1}{(1+g_{{\mathrm{MP}}_{\mathrm{AB}}}/g_{{\mathrm{MN}}_{\mathrm{AB}}})R_C{C}_C}---\left(5\right)$

在本方案中，R_BUF阻值不能设计的过大，以保证p_b3极点足够的远离P_b2极点，避免形成共轭复数极点恶化电压缓冲器的频率响应。通过LDO外部大电容C_L及等效ESR电阻产生的零点为：

$z_e=\frac{1}{R_{\mathrm{ESR}}{C}_L}---\left(6\right)$

该零点用来抵消EA输出极点，补偿LDO环路的相位裕量以使电路在所有负载情况下都能够达到稳定。

在采用传统电压缓冲器结构的LDO电路中，调整管栅极的极点可以近似为：

$p_3=\frac{g_{{\mathrm{MP}}_{\mathrm{BUF}}}}{C_{\mathrm{par}}}---\left(7\right)$

式（3）与式（7）相比，本方案由于采用了超级源随器和RC耦合电路的技术，使电压缓冲器的等效输出阻抗减小了倍，使得该极点推向高频，远大于单位增益带宽，那么此时可以通过增大环路低频增益来提高环路带宽，而稳定性基本不受影响，如图6所示。可以看出，本方案不仅提高了LDO的调整精度，同时还改善了LDO的输出瞬态响应。

本方案由于采用的是负载自补偿来确保环路稳定，当负载电流最小时，输出极点P₁处在最低频并且此时环路低频增益最大（因为功率管电流最小，漏源导通电阻rds最大）。所以环路稳定性最差的情况出现在负载电流最大的时候，即只需保证电路满载情况下的相位裕量，那么电路在所有负载条件下都能达到稳定。仿真波形如图7所示，电路在轻载下有最好的稳定性（PM≈90°），在满载时也有较好的稳定性（PM≈49°）。

本方案应用实例的负载瞬态特性仿真结果如图8所示，当负载由10uA轻载跳100mA满载时，由于采用了超级源随器的结构通过晶体管MN_AB额外放电，使调整管栅极的电流下拉能力瞬间增强了16uA，同时通过RC耦合的作用使流过MP_AB的电流减小了7uA，两者相结合形成了推挽式输出，极大地提高了LDO瞬态响应；当负载由100mA满载跳10uA轻载时亦如此分析，这里不再赘述。

本发明的缓冲器电路可应用于任何需要提高LDO瞬态响应的设计中，通过采用超级源随电压缓冲器电路的技术，可以在保证不显著增大电路静态功耗的情况下，大幅提高LDO的瞬态响应速度和精度，保证LDO环路稳定性的同时节约了芯片面积，降低了成本。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (5)

1.一种电压缓冲器电路，包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第一电阻单元、第二电阻单元和一电容元件、一电流源，其中，

第一MOS管的栅极作为所述电压缓冲器电路的输入端，源极与第四MOS管的漏极相连并作为所述电压缓冲器电路的输出端，第一MOS管的漏极与第四MOS管的栅极、第一电阻单元第一端子连接，第一电阻单元的第二端子连接至地电位；

第二MOS管的源极和第三MOS管的源极与外部电源电压相连接，第二MOS管的漏极与第一MOS管的源极相连接，第二MOS管的栅极与第二电阻单元的第一端子相连，第二电阻单元的第二端子与第三MOS管的栅极相连；

第三MOS管的栅极和漏极短接，并与所述电流源的第一端子相连接，电流源的第二端子接地；

第四MOS管的栅极通过所述的电容元件与第二MOS管的栅极相连接，第四MOS管的源极接至地电位。

2.根据权利要求1所述的压缓冲器电路，其特征在于，所述的第一MOS管、第二MOS管和第三MOS管具体为PMOS管。

3.根据权利要求2所述的压缓冲器电路，其特征在于，所述的第四MOS管具体为NMOS管。

4.根据权利要求2或3所述的压缓冲器电路，其特征在于，所述的电流源具体通过一NMOS管实现，其中，所述NMOS管的漏极作为所述的电流源第一端子，所述NMOS管的源极作为所述的电流源第二端子，所述NMOS管的极连接外部的偏置电压。

5.一种集成了权利要求1至4任一权利要求所述的电压缓冲器电路的LDO，还包括：第一放大器、调整管、第一反馈电阻单元和第二反馈电阻单元，第一放大器的反相输入端连接至外部的基准电压，正相输入端连接至第二反馈电阻单元的第一端子，第一放大器的输出端连接至电压缓冲器电路的输入端，电压缓冲器电路的输出端连接至调整管的栅极，调整管的漏极作为LDO的输出端，第一反馈电阻单元的第一端子与LDO的输出端，第一反馈电阻单元的第二端子与第二反馈电阻单元的第一端子相连，第二反馈电阻单元的第二端子接地。

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