JP2002185269A - バッファアンプ - Google Patents
バッファアンプInfo
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- JP2002185269A JP2002185269A JP2000383470A JP2000383470A JP2002185269A JP 2002185269 A JP2002185269 A JP 2002185269A JP 2000383470 A JP2000383470 A JP 2000383470A JP 2000383470 A JP2000383470 A JP 2000383470A JP 2002185269 A JP2002185269 A JP 2002185269A
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Abstract
(57)【要約】
【課題】 出力電圧範囲の拡大が可能なバッファアンプ
を実現する。 【解決手段】 入力電圧に追従した出力電圧を出力する
バッファアンプにおいて、入力電圧が印加されるｎチャ
ンネルのソースフォロワ回路及びｐチャンネルのソース
フォロワ回路と、この２つのソースフォロワ回路の出力
がそれぞれ接続され出力電圧を出力する出力段回路と、
ｎチャンネルのソースフォロワ回路の出力電流を入力電
流とし出力電流を出力段回路の出力に供給する第１の電
流ミラー回路と、ｐチャンネルのソースフォロワ回路の
出力電流を入力電流とし出力電流を出力段回路の出力に
供給する第２の電流ミラー回路とを設ける。
を実現する。 【解決手段】 入力電圧に追従した出力電圧を出力する
バッファアンプにおいて、入力電圧が印加されるｎチャ
ンネルのソースフォロワ回路及びｐチャンネルのソース
フォロワ回路と、この２つのソースフォロワ回路の出力
がそれぞれ接続され出力電圧を出力する出力段回路と、
ｎチャンネルのソースフォロワ回路の出力電流を入力電
流とし出力電流を出力段回路の出力に供給する第１の電
流ミラー回路と、ｐチャンネルのソースフォロワ回路の
出力電流を入力電流とし出力電流を出力段回路の出力に
供給する第２の電流ミラー回路とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、入力電圧に追従し
た出力電圧を出力するバッファアンプに関し、特に出力
電圧範囲が広いバッファアップに関する。
た出力電圧を出力するバッファアンプに関し、特に出力
電圧範囲が広いバッファアップに関する。
【０００２】
【従来の技術】従来のバッファアンプは入力電圧を利得
１倍で増幅した後に出力電圧として出力する。図４はこ
のような従来のバッファアンプの一例を示す構成回路図
である。
１倍で増幅した後に出力電圧として出力する。図４はこ
のような従来のバッファアンプの一例を示す構成回路図
である。
【０００３】図４において１は入力電圧信号を発生させ
る信号源、２及び３はバイアス電圧を供給するバイアス
電圧源、４，６及び８はｎチャンネルのＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r、以下、単に電圧効果トランジスタと呼ぶ。）、５，
７及び９はｐチャンネルのＭＯＳＦＥＴ（以下、単に電
圧効果トランジスタと呼ぶ。）、１０は負荷抵抗であ
る。
る信号源、２及び３はバイアス電圧を供給するバイアス
電圧源、４，６及び８はｎチャンネルのＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r、以下、単に電圧効果トランジスタと呼ぶ。）、５，
７及び９はｐチャンネルのＭＯＳＦＥＴ（以下、単に電
圧効果トランジスタと呼ぶ。）、１０は負荷抵抗であ
る。
【０００４】また、１００は正電圧源、１０１は負電圧
源であり、４，５，６，７，８及び９はバッファアンプ
５０を構成している。
源であり、４，５，６，７，８及び９はバッファアンプ
５０を構成している。
【０００５】信号源１の一端は接地され、他端は電圧効
果トランジスタ４及び５のゲートにそれぞれ接続され、
電圧効果トランジスタ４のソースは電圧効果トランジス
タ７のゲート及び電圧効果トランジスタ８のドレインに
接続される。一方、電圧効果トランジスタ５のソースは
電圧効果トランジスタ６のゲート及び電圧効果トランジ
スタ９のドレインに接続される。
果トランジスタ４及び５のゲートにそれぞれ接続され、
電圧効果トランジスタ４のソースは電圧効果トランジス
タ７のゲート及び電圧効果トランジスタ８のドレインに
接続される。一方、電圧効果トランジスタ５のソースは
電圧効果トランジスタ６のゲート及び電圧効果トランジ
スタ９のドレインに接続される。
【０００６】電圧効果トランジスタ６のソースは電圧効
果トランジスタ７のソースに接続されると共に負荷抵抗
１０の一端に接続され、負荷抵抗１０の他端は接地され
る。また、バイアス電圧源２の一端は電圧効果トランジ
スタ９のゲートに接続され、バイアス電圧源３の一端は
電圧効果トランジスタ８のゲートに接続される。
果トランジスタ７のソースに接続されると共に負荷抵抗
１０の一端に接続され、負荷抵抗１０の他端は接地され
る。また、バイアス電圧源２の一端は電圧効果トランジ
スタ９のゲートに接続され、バイアス電圧源３の一端は
電圧効果トランジスタ８のゲートに接続される。
【０００７】さらに、バイアス電圧源２の他端、電圧効
果トランジスタ９のソースと電圧効果トランジスタ４及
び６のドレインは正電圧源１００に接続され、バイアス
電圧源３の他端、電圧効果トランジスタ８のソースと電
圧効果トランジスタ５及び７のドレインは負電圧源１０
１に接続される。
果トランジスタ９のソースと電圧効果トランジスタ４及
び６のドレインは正電圧源１００に接続され、バイアス
電圧源３の他端、電圧効果トランジスタ８のソースと電
圧効果トランジスタ５及び７のドレインは負電圧源１０
１に接続される。
【０００８】ここで、図４に示す従来例の動作を説明す
る。電圧効果トランジスタ４，５，６及び７は所謂ダイ
アモンド・バッファ回路として入力電圧を利得１倍で出
力電圧として出力する。また、電圧効果トランジスタ８
及び９はバイアス電圧がバイアス電圧源３及び２から印
加されているので定電流源として動作し、電圧効果トラ
ンジスタ４及び８と電界効果トランジスタ５及び９はそ
れぞれソースフォロワとして動作する。
る。電圧効果トランジスタ４，５，６及び７は所謂ダイ
アモンド・バッファ回路として入力電圧を利得１倍で出
力電圧として出力する。また、電圧効果トランジスタ８
及び９はバイアス電圧がバイアス電圧源３及び２から印
加されているので定電流源として動作し、電圧効果トラ
ンジスタ４及び８と電界効果トランジスタ５及び９はそ
れぞれソースフォロワとして動作する。
【０００９】すなわち、入力電圧を”Ｖｉｎ”、出力電
圧を”Ｖｏｕｔ”とすれば、 Ｖｏｕｔ＝Ｖｉｎ （１） なる関係を満足することになる。
圧を”Ｖｏｕｔ”とすれば、 Ｖｏｕｔ＝Ｖｉｎ （１） なる関係を満足することになる。
【００１０】
【発明が解決しようとする課題】しかし、図４に示す従
来例ではｎチャンネルの電圧効果トランジスタの閾値電
圧を”Ｖｔｎ”、ｐチャンネルの電圧効果トランジスタ
の閾値電圧を”Ｖｔｐ”、正電圧源１００の出力電圧
を”ＶＤＤ”、負電圧源１０１の出力電圧を”ＶＳＳ”
とした場合には入力電圧が次式に示すような電圧範囲の
場合には正常に動作しないと言った問題点があった。 Ｖｉｎ＜ＶＳＳ＋Ｖｔｎ （２） Ｖｉｎ＞ＶＤＤ−Ｖｔｐ （３）
来例ではｎチャンネルの電圧効果トランジスタの閾値電
圧を”Ｖｔｎ”、ｐチャンネルの電圧効果トランジスタ
の閾値電圧を”Ｖｔｐ”、正電圧源１００の出力電圧
を”ＶＤＤ”、負電圧源１０１の出力電圧を”ＶＳＳ”
とした場合には入力電圧が次式に示すような電圧範囲の
場合には正常に動作しないと言った問題点があった。 Ｖｉｎ＜ＶＳＳ＋Ｖｔｎ （２） Ｖｉｎ＞ＶＤＤ−Ｖｔｐ （３）
【００１１】すなわち、式（２）の条件下では電圧効果
トランジスタ４のゲート・ソース間電圧がｎチャンネル
の電圧効果トランジスタの閾値電圧”Ｖｔｎ”以下にな
り”ＯＦＦ”になってしまい、同時に電圧効果トランジ
スタ７も”ＯＦＦ”になり、負荷抵抗１０に電流を供給
することができなくなる。
トランジスタ４のゲート・ソース間電圧がｎチャンネル
の電圧効果トランジスタの閾値電圧”Ｖｔｎ”以下にな
り”ＯＦＦ”になってしまい、同時に電圧効果トランジ
スタ７も”ＯＦＦ”になり、負荷抵抗１０に電流を供給
することができなくなる。
【００１２】同様に、式（３）の条件下では電圧効果ト
ランジスタ５のゲート・ソース間電圧がｐチャンネルの
電圧効果トランジスタの閾値電圧”Ｖｔｐ”以下にな
り”ＯＦＦ”になってしまい、同時に電圧効果トランジ
スタ６も”ＯＦＦ”になり、負荷抵抗１０に電流を供給
することができなくなる。
ランジスタ５のゲート・ソース間電圧がｐチャンネルの
電圧効果トランジスタの閾値電圧”Ｖｔｐ”以下にな
り”ＯＦＦ”になってしまい、同時に電圧効果トランジ
スタ６も”ＯＦＦ”になり、負荷抵抗１０に電流を供給
することができなくなる。
【００１３】このため、図４に示す従来例では正常動作
する入力電圧の電圧範囲は、 ＶＳＳ＋Ｖｔｎ＜Ｖｉｎ＜ＶＤＤ−Ｖｔｐ （４） となり、同様に式（１）から出力電圧範囲が下記のよう
に限定されることになる。 ＶＳＳ＋Ｖｔｎ＜Ｖｏｕｔ＜ＶＤＤ−Ｖｔｐ （５）
する入力電圧の電圧範囲は、 ＶＳＳ＋Ｖｔｎ＜Ｖｉｎ＜ＶＤＤ−Ｖｔｐ （４） となり、同様に式（１）から出力電圧範囲が下記のよう
に限定されることになる。 ＶＳＳ＋Ｖｔｎ＜Ｖｏｕｔ＜ＶＤＤ−Ｖｔｐ （５）
【００１４】さらに、式（５）から出力電圧の出力可能
な電圧幅”Ｖｒｇ”は、 Ｖｒｇ＝ＶＤＤ−Ｖｔｐ−（ＶＳＳ＋Ｖｔｎ） ＶＤＤ−ＶＳＳ−（Ｖｔｐ＋Ｖｔｎ） （６） となる。
な電圧幅”Ｖｒｇ”は、 Ｖｒｇ＝ＶＤＤ−Ｖｔｐ−（ＶＳＳ＋Ｖｔｎ） ＶＤＤ−ＶＳＳ−（Ｖｔｐ＋Ｖｔｎ） （６） となる。
【００１５】言い換えれば、供給される電源電圧（ＶＤ
Ｄ−ＶＳＳ）からｐチャンネル及びｎチャンネルの電圧
効果トランジスタの閾値電圧”Ｖｔｐ”及び”Ｖｔｎ”
を差し引いた電圧範囲でしか出力電圧が出力されなくな
り、特に、近年の低電源電圧の下で動作する回路にこの
ような従来例を用いる場合には出力電圧範囲の狭さが重
大な問題点になる。従って本発明が解決しようとする課
題は、出力電圧範囲の拡大が可能なバッファアンプを実
現することにある。
Ｄ−ＶＳＳ）からｐチャンネル及びｎチャンネルの電圧
効果トランジスタの閾値電圧”Ｖｔｐ”及び”Ｖｔｎ”
を差し引いた電圧範囲でしか出力電圧が出力されなくな
り、特に、近年の低電源電圧の下で動作する回路にこの
ような従来例を用いる場合には出力電圧範囲の狭さが重
大な問題点になる。従って本発明が解決しようとする課
題は、出力電圧範囲の拡大が可能なバッファアンプを実
現することにある。
【００１６】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、入力電
圧に追従した出力電圧を出力するバッファアンプにおい
て、前記入力電圧が印加されるｎチャンネルのソースフ
ォロワ回路及びｐチャンネルのソースフォロワ回路と、
この２つのソースフォロワ回路の出力がそれぞれ接続さ
れ前記出力電圧を出力する出力段回路と、ｎチャンネル
の前記ソースフォロワ回路の出力電流を入力電流とし出
力電流を前記出力段回路の出力に供給する第１の電流ミ
ラー回路と、ｐチャンネルの前記ソースフォロワ回路の
出力電流を入力電流とし出力電流を前記出力段回路の出
力に供給する第２の電流ミラー回路とを備えたことによ
り、出力電圧範囲の拡大が可能になる。
るために、本発明のうち請求項１記載の発明は、入力電
圧に追従した出力電圧を出力するバッファアンプにおい
て、前記入力電圧が印加されるｎチャンネルのソースフ
ォロワ回路及びｐチャンネルのソースフォロワ回路と、
この２つのソースフォロワ回路の出力がそれぞれ接続さ
れ前記出力電圧を出力する出力段回路と、ｎチャンネル
の前記ソースフォロワ回路の出力電流を入力電流とし出
力電流を前記出力段回路の出力に供給する第１の電流ミ
ラー回路と、ｐチャンネルの前記ソースフォロワ回路の
出力電流を入力電流とし出力電流を前記出力段回路の出
力に供給する第２の電流ミラー回路とを備えたことによ
り、出力電圧範囲の拡大が可能になる。
【００１７】請求項２記載の発明は、請求項１記載の発
明であるバッファアンプにおいて、前記ソースフォロワ
回路が、ゲートに前記入力電圧が印加されるｎチャンネ
ル若しくはｐチャンネルの第１の電界効果トランジスタ
と、ドレインが前記第１の電界効果トランジスタのソー
スに接続されゲート及びソースにバイアス電圧及び電源
電圧が印加されたｎチャンネル若しくはｐチャンネルの
第２の電界効果トランジスタとから構成されたことによ
り、出力電圧範囲の拡大が可能になる。
明であるバッファアンプにおいて、前記ソースフォロワ
回路が、ゲートに前記入力電圧が印加されるｎチャンネ
ル若しくはｐチャンネルの第１の電界効果トランジスタ
と、ドレインが前記第１の電界効果トランジスタのソー
スに接続されゲート及びソースにバイアス電圧及び電源
電圧が印加されたｎチャンネル若しくはｐチャンネルの
第２の電界効果トランジスタとから構成されたことによ
り、出力電圧範囲の拡大が可能になる。
【００１８】請求項３記載の発明は、請求項１記載の発
明であるバッファアンプにおいて、前記出力段回路が、
前記ｎチャンネルのソースフォロワ回路の出力及び負電
圧源がゲート及びドレインに接続され、ソースから前記
出力電圧を出力するｐチャンネルの電界効果トランジス
タと、前記ｐチャンネルのソースフォロワ回路の出力及
び正電圧源がゲート及びドレインに接続され、ソースが
前記ｐチャンネルの電界効果トランジスタのソースに接
続されるｎチャンネルの電界効果トランジスタとから構
成されたことにより、出力電圧範囲の拡大が可能にな
る。
明であるバッファアンプにおいて、前記出力段回路が、
前記ｎチャンネルのソースフォロワ回路の出力及び負電
圧源がゲート及びドレインに接続され、ソースから前記
出力電圧を出力するｐチャンネルの電界効果トランジス
タと、前記ｐチャンネルのソースフォロワ回路の出力及
び正電圧源がゲート及びドレインに接続され、ソースが
前記ｐチャンネルの電界効果トランジスタのソースに接
続されるｎチャンネルの電界効果トランジスタとから構
成されたことにより、出力電圧範囲の拡大が可能にな
る。
【００１９】請求項４記載の発明は、入力電圧に追従し
た出力電圧を出力するバッファアンプにおいて、前記入
力電圧が印加されるＮＰＮのエミッタフォロワ回路及び
ＰＮＰのエミッタフォロワ回路と、この２つのエミッタ
フォロワ回路の出力がそれぞれ接続され前記出力電圧を
出力する出力段回路と、ＮＰＮの前記エミッタフォロワ
回路の出力電流を入力電流とし出力電流を前記出力段回
路の出力に供給する第１の電流ミラー回路と、ＰＮＰの
前記エミッタフォロワ回路の出力電流を入力電流とし出
力電流を前記出力段回路の出力に供給する第２の電流ミ
ラー回路とを備えたことにより、出力電圧範囲の拡大が
可能になる。
た出力電圧を出力するバッファアンプにおいて、前記入
力電圧が印加されるＮＰＮのエミッタフォロワ回路及び
ＰＮＰのエミッタフォロワ回路と、この２つのエミッタ
フォロワ回路の出力がそれぞれ接続され前記出力電圧を
出力する出力段回路と、ＮＰＮの前記エミッタフォロワ
回路の出力電流を入力電流とし出力電流を前記出力段回
路の出力に供給する第１の電流ミラー回路と、ＰＮＰの
前記エミッタフォロワ回路の出力電流を入力電流とし出
力電流を前記出力段回路の出力に供給する第２の電流ミ
ラー回路とを備えたことにより、出力電圧範囲の拡大が
可能になる。
【００２０】請求項５記載の発明は、請求項４記載の発
明であるバッファアンプにおいて、前記エミッタフォロ
ワ回路が、ベースに前記入力電圧が印加されるＮＰＮ若
しくはＰＮＰの第１のトランジスタと、コレクタが前記
第１のトランジスタのエミッタに接続されベース及びエ
ミッタにバイアス電圧及び電源電圧が印加されたＮＰＮ
若しくはＰＮＰの第２のトランジスタとから構成された
ことにより、出力電圧範囲の拡大が可能になる。
明であるバッファアンプにおいて、前記エミッタフォロ
ワ回路が、ベースに前記入力電圧が印加されるＮＰＮ若
しくはＰＮＰの第１のトランジスタと、コレクタが前記
第１のトランジスタのエミッタに接続されベース及びエ
ミッタにバイアス電圧及び電源電圧が印加されたＮＰＮ
若しくはＰＮＰの第２のトランジスタとから構成された
ことにより、出力電圧範囲の拡大が可能になる。
【００２１】請求項６記載の発明は、請求項４記載の発
明であるバッファアンプにおいて、前記出力段回路が、
前記ＮＰＮのエミッタフォロワ回路の出力及び負電圧源
がベース及びコレクタに接続され、エミッタから前記出
力電圧を出力するＰＮＰのトランジスタと、前記ＰＮＰ
のエミッタフォロワ回路の出力及び正電圧源がベース及
びコレクタに接続され、エミッタが前記ＰＮＰのトラン
ジスタのエミッタに接続されるＮＰＮのトランジスタと
から構成されたことにより、出力電圧範囲の拡大が可能
になる。
明であるバッファアンプにおいて、前記出力段回路が、
前記ＮＰＮのエミッタフォロワ回路の出力及び負電圧源
がベース及びコレクタに接続され、エミッタから前記出
力電圧を出力するＰＮＰのトランジスタと、前記ＰＮＰ
のエミッタフォロワ回路の出力及び正電圧源がベース及
びコレクタに接続され、エミッタが前記ＰＮＰのトラン
ジスタのエミッタに接続されるＮＰＮのトランジスタと
から構成されたことにより、出力電圧範囲の拡大が可能
になる。
【００２２】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るバッファアンプの一実施
例を示す構成回路図である。図１において１，２，３，
６〜１０，１００及び１０１は図４と同一符号を付して
あり、４ａ，１３及び１４はｎチャンネルの電圧効果ト
ランジスタ、５ａ，１１及び１２はｐチャンネルの電圧
効果トランジスタである。
説明する。図１は本発明に係るバッファアンプの一実施
例を示す構成回路図である。図１において１，２，３，
６〜１０，１００及び１０１は図４と同一符号を付して
あり、４ａ，１３及び１４はｎチャンネルの電圧効果ト
ランジスタ、５ａ，１１及び１２はｐチャンネルの電圧
効果トランジスタである。
【００２３】また、４ａ，５ａ，６〜９及び１１〜１４
はバッファアンプ５１を、４ａ及び８はソースフォロワ
回路５２を、５ａ及び９はソースフォロワ５３回路を、
１１及び１２は電流ミラー回路５４を、１３及び１４は
電流ミラー回路５５を、６及び７は出力段回路５６をそ
れぞれ構成している。
はバッファアンプ５１を、４ａ及び８はソースフォロワ
回路５２を、５ａ及び９はソースフォロワ５３回路を、
１１及び１２は電流ミラー回路５４を、１３及び１４は
電流ミラー回路５５を、６及び７は出力段回路５６をそ
れぞれ構成している。
【００２４】信号源１の一端は接地され、他端は電圧効
果トランジスタ４ａ及び５ａのゲートにそれぞれ接続さ
れ、電圧効果トランジスタ４ａのソースは電圧効果トラ
ンジスタ７のゲート及び電圧効果トランジスタ８のドレ
インに接続される。一方、電圧効果トランジスタ５ａの
ソースは電圧効果トランジスタ６のゲート及び電圧効果
トランジスタ９のドレインに接続される。
果トランジスタ４ａ及び５ａのゲートにそれぞれ接続さ
れ、電圧効果トランジスタ４ａのソースは電圧効果トラ
ンジスタ７のゲート及び電圧効果トランジスタ８のドレ
インに接続される。一方、電圧効果トランジスタ５ａの
ソースは電圧効果トランジスタ６のゲート及び電圧効果
トランジスタ９のドレインに接続される。
【００２５】電圧効果トランジスタ６のソースは電圧効
果トランジスタ７のソースに接続されると共に負荷抵抗
１０の一端に接続され、負荷抵抗１０の他端は接地され
る。また、バイアス電圧源２の一端は電圧効果トランジ
スタ９のゲートに接続され、バイアス電圧源３の一端は
電圧効果トランジスタ８のゲートに接続される。
果トランジスタ７のソースに接続されると共に負荷抵抗
１０の一端に接続され、負荷抵抗１０の他端は接地され
る。また、バイアス電圧源２の一端は電圧効果トランジ
スタ９のゲートに接続され、バイアス電圧源３の一端は
電圧効果トランジスタ８のゲートに接続される。
【００２６】また、電圧効果トランジスタ４ａのドレイ
ンは電圧効果トランジスタ１１のゲート及びドレインと
電圧効果トランジスタ１２のゲートに接続され、電圧効
果トランジスタ５ａのドレインは電圧効果トランジスタ
１３のゲート及びドレインと電圧効果トランジスタ１４
のゲートに接続される。
ンは電圧効果トランジスタ１１のゲート及びドレインと
電圧効果トランジスタ１２のゲートに接続され、電圧効
果トランジスタ５ａのドレインは電圧効果トランジスタ
１３のゲート及びドレインと電圧効果トランジスタ１４
のゲートに接続される。
【００２７】さらに、バイアス電圧源２の他端、電圧効
果トランジスタ９，１１及び１２のソースと電圧効果ト
ランジスタ６のドレインは正電圧源１００に接続され、
バイアス電圧源３の他端、電圧効果トランジスタ８，１
３及び１４のソースと電圧効果トランジスタ７のドレイ
ンは負電圧源１０１に接続される。また、電圧効果トラ
ンジスタ１２及び１４のドレインが負荷抵抗１０の一端
に接続される。
果トランジスタ９，１１及び１２のソースと電圧効果ト
ランジスタ６のドレインは正電圧源１００に接続され、
バイアス電圧源３の他端、電圧効果トランジスタ８，１
３及び１４のソースと電圧効果トランジスタ７のドレイ
ンは負電圧源１０１に接続される。また、電圧効果トラ
ンジスタ１２及び１４のドレインが負荷抵抗１０の一端
に接続される。
【００２８】ここで、図１に示す実施例の動作を説明す
る。入力電圧”Ｖｉｎ”が正電圧源１００の出力電圧と
負電圧源１０１の出力電圧の中点近傍であれば、従来例
と同様に式（１）が満足される。
る。入力電圧”Ｖｉｎ”が正電圧源１００の出力電圧と
負電圧源１０１の出力電圧の中点近傍であれば、従来例
と同様に式（１）が満足される。
【００２９】そして、入力電圧”Ｖｉｎ”が負電圧源１
０１の出力電圧の近傍、言い換えれば、 Ｖｉｎ＜ＶＳＳ＋Ｖｔｎ （７） の場合には、前述のように電圧効果トランジスタ４ａの
ゲート・ソース間電圧がｎチャンネルの電圧効果トラン
ジスタの閾値電圧”Ｖｔｎ”以下になり、電圧効果トラ
ンジスタ４ａが”ＯＦＦ”になり、同時に電圧効果トラ
ンジスタ７が”ＯＦＦ”になる。
０１の出力電圧の近傍、言い換えれば、 Ｖｉｎ＜ＶＳＳ＋Ｖｔｎ （７） の場合には、前述のように電圧効果トランジスタ４ａの
ゲート・ソース間電圧がｎチャンネルの電圧効果トラン
ジスタの閾値電圧”Ｖｔｎ”以下になり、電圧効果トラ
ンジスタ４ａが”ＯＦＦ”になり、同時に電圧効果トラ
ンジスタ７が”ＯＦＦ”になる。
【００３０】また、この時、電圧効果トランジスタ４ａ
のドレイン電流を入力電流としていた電流ミラー回路５
４も動作を停止する。但し、式（７）の条件下において
はソースフォロワ５３回路を構成する電圧効果トランジ
スタ５ａは”ＯＮ”のままであるため、電流ミラー回路
５５は動作し続ける。
のドレイン電流を入力電流としていた電流ミラー回路５
４も動作を停止する。但し、式（７）の条件下において
はソースフォロワ５３回路を構成する電圧効果トランジ
スタ５ａは”ＯＮ”のままであるため、電流ミラー回路
５５は動作し続ける。
【００３１】このため、電圧効果トランジスタ７が”Ｏ
ＦＦ”になっても負荷抵抗１０には電流ミラー回路５５
から電流が供給することが可能になり、バッファアンプ
として動作が可能になる。
ＦＦ”になっても負荷抵抗１０には電流ミラー回路５５
から電流が供給することが可能になり、バッファアンプ
として動作が可能になる。
【００３２】一方、入力電圧”Ｖｉｎ”が正電圧源１０
０の出力電圧の近傍、言い換えれば、 Ｖｉｎ＞ＶＤＤ−Ｖｔｐ （８） の場合には、前述のように電圧効果トランジスタ５ａの
ゲート・ソース間電圧がｐチャンネルの電圧効果トラン
ジスタの閾値電圧”Ｖｔｐ”以下になり、電圧効果トラ
ンジスタ５ａが”ＯＦＦ”になり、同時に電圧効果トラ
ンジスタ６が”ＯＦＦ”になる。
０の出力電圧の近傍、言い換えれば、 Ｖｉｎ＞ＶＤＤ−Ｖｔｐ （８） の場合には、前述のように電圧効果トランジスタ５ａの
ゲート・ソース間電圧がｐチャンネルの電圧効果トラン
ジスタの閾値電圧”Ｖｔｐ”以下になり、電圧効果トラ
ンジスタ５ａが”ＯＦＦ”になり、同時に電圧効果トラ
ンジスタ６が”ＯＦＦ”になる。
【００３３】また、この時、電圧効果トランジスタ５ａ
のドレイン電流を入力電流としていた電流ミラー回路５
５も動作を停止する。但し、式（８）の条件下において
はソースフォロワ回路５２を構成する電圧効果トランジ
スタ４ａは”ＯＮ”のままであるため、電流ミラー回路
５４は動作し続ける。
のドレイン電流を入力電流としていた電流ミラー回路５
５も動作を停止する。但し、式（８）の条件下において
はソースフォロワ回路５２を構成する電圧効果トランジ
スタ４ａは”ＯＮ”のままであるため、電流ミラー回路
５４は動作し続ける。
【００３４】このため、電圧効果トランジスタ６が”Ｏ
ＦＦ”になっても負荷抵抗１０には電流ミラー回路５４
から電流が供給することが可能になり、バッファアンプ
として動作が可能になる。
ＦＦ”になっても負荷抵抗１０には電流ミラー回路５４
から電流が供給することが可能になり、バッファアンプ
として動作が可能になる。
【００３５】ここで、図２は図４に示す従来例と図１に
示す実施例のバッファアンプの下記の条件下における入
出力特性のシミュレーション結果を示す特性曲線図であ
る。 電源電圧：ＶＤＤ＋１．５Ｖ、ＶＳＳ＝−１．５Ｖ バイアス電流：５０μＡ 負荷抵抗：１００ｋΩ
示す実施例のバッファアンプの下記の条件下における入
出力特性のシミュレーション結果を示す特性曲線図であ
る。 電源電圧：ＶＤＤ＋１．５Ｖ、ＶＳＳ＝−１．５Ｖ バイアス電流：５０μＡ 負荷抵抗：１００ｋΩ
【００３６】図２中”ＣＨ０１”に示す特性曲線が従来
例、図２中”ＣＨ０２”に示す特性曲線が実施例の入出
力特性をそれぞれ示しており、図２中”ＣＨ０１”に示
す従来例の出力電圧範囲が”約１，１ＶPP（−０．５５
Ｖ〜＋０．５５Ｖ）”であるのに対して、図２中”ＣＨ
０２”に示す実施例の出力電圧範囲が”約２．４Ｖ
PP（−１．２Ｖ〜＋１．２Ｖ）”と２倍以上の改善を示
している。
例、図２中”ＣＨ０２”に示す特性曲線が実施例の入出
力特性をそれぞれ示しており、図２中”ＣＨ０１”に示
す従来例の出力電圧範囲が”約１，１ＶPP（−０．５５
Ｖ〜＋０．５５Ｖ）”であるのに対して、図２中”ＣＨ
０２”に示す実施例の出力電圧範囲が”約２．４Ｖ
PP（−１．２Ｖ〜＋１．２Ｖ）”と２倍以上の改善を示
している。
【００３７】この結果、ｎチャンネルのソースフォロワ
回路５２の出力電流を入力電流とする電流ミラー回路５
４とｐチャンネルのソースフォロワ回路５３の出力電流
を入力電流とする電流ミラー回路５５を設け、２つの電
流ミラー回路の出力電流をバッファアンプの出力に供給
することにより、出力電圧範囲の拡大が可能になる。
回路５２の出力電流を入力電流とする電流ミラー回路５
４とｐチャンネルのソースフォロワ回路５３の出力電流
を入力電流とする電流ミラー回路５５を設け、２つの電
流ミラー回路の出力電流をバッファアンプの出力に供給
することにより、出力電圧範囲の拡大が可能になる。
【００３８】なお、図１に示す実施例ではトランジスタ
として電界効果トランジスタを用いているがバイポーラ
トランジスタを用いて構成しても構わない。図３はこの
ようなバイポーラトランジスタを用いて構成した本発明
に係るバッファアンプの他の実施例を示す構成回路図で
ある。
として電界効果トランジスタを用いているがバイポーラ
トランジスタを用いて構成しても構わない。図３はこの
ようなバイポーラトランジスタを用いて構成した本発明
に係るバッファアンプの他の実施例を示す構成回路図で
ある。
【００３９】図３において１，２，３，１０，１００及
び１０１は図１と同一符号を付してあり、１５，１７，
１９，２３及び２４はＮＰＮトランジスタ（以下、単に
トランジスタと呼ぶ。）、１６，１８，２０，２１及び
２２はＰＮＰトランジスタ（以下、単にトランジスタと
呼ぶ。）である。
び１０１は図１と同一符号を付してあり、１５，１７，
１９，２３及び２４はＮＰＮトランジスタ（以下、単に
トランジスタと呼ぶ。）、１６，１８，２０，２１及び
２２はＰＮＰトランジスタ（以下、単にトランジスタと
呼ぶ。）である。
【００４０】また、１５〜２４はバッファアンプ５７
を、１５及び１９はエミッタフォロワ回路５８を、１６
及び２０はエミッタフォロワ回路５９を、２１及び２２
は電流ミラー回路６０を、２３及び２４は電流ミラー回
路６１を、１７及び１８は出力段回路６２をそれぞれ構
成している。
を、１５及び１９はエミッタフォロワ回路５８を、１６
及び２０はエミッタフォロワ回路５９を、２１及び２２
は電流ミラー回路６０を、２３及び２４は電流ミラー回
路６１を、１７及び１８は出力段回路６２をそれぞれ構
成している。
【００４１】接続関係については図１に示す実施例と基
本的に同一であり、異なる点はｎチャンネルの電界効果
トランジスタの代わりにＮＰＮトランジスタが、ｐチャ
ンネルの電界効果トランジスタの代わりにＰＮＰトラン
ジスタが置き換わる点である。ちなみに、電界効果トラ
ンジスタのドレイン、ゲート及びソースはバイポーラト
ランジスタのコレクタ、ベース及びエミッタにそれぞれ
対応している。
本的に同一であり、異なる点はｎチャンネルの電界効果
トランジスタの代わりにＮＰＮトランジスタが、ｐチャ
ンネルの電界効果トランジスタの代わりにＰＮＰトラン
ジスタが置き換わる点である。ちなみに、電界効果トラ
ンジスタのドレイン、ゲート及びソースはバイポーラト
ランジスタのコレクタ、ベース及びエミッタにそれぞれ
対応している。
【００４２】また、バッファアンプ５７の動作及び効果
等に関しても図１に示す実施例と同様であるので説明は
省略する。
等に関しても図１に示す実施例と同様であるので説明は
省略する。
【００４３】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１乃至請
求項６の発明によれば、ｎチャンネルのソースフォロワ
回路の出力電流を入力電流とする電流ミラー回路とｐチ
ャンネルのソースフォロワ回路の出力電流を入力電流と
する電流ミラー回路を設け、２つの電流ミラー回路の出
力電流をバッファアンプの出力に供給することにより、
出力電圧範囲の拡大が可能になる。
本発明によれば次のような効果がある。請求項１乃至請
求項６の発明によれば、ｎチャンネルのソースフォロワ
回路の出力電流を入力電流とする電流ミラー回路とｐチ
ャンネルのソースフォロワ回路の出力電流を入力電流と
する電流ミラー回路を設け、２つの電流ミラー回路の出
力電流をバッファアンプの出力に供給することにより、
出力電圧範囲の拡大が可能になる。
【図１】本発明に係るバッファアンプの一実施例を示す
構成回路図である。
構成回路図である。
【図２】従来例と実施例のバッファアンプの入出力特性
のシミュレーション結果を示す特性曲線図である。
のシミュレーション結果を示す特性曲線図である。
【図３】本発明に係るバッファアンプの他の実施例を示
す構成回路図である。
す構成回路図である。
【図４】従来のバッファアンプの一例を示す構成回路図
である。
である。
１ 信号源 ２，３ バイアス電圧源 ４，４ａ，５，５ａ，６，７，８，９，１１，１２，１
３，１４ 電圧効果トランジスタ １０ 負荷抵抗 １５，１６，１７，１８，１９，２０，２１，２２，２
３，２４ トランジスタ ５０，５１，５７ バッファアンプ ５２，５３ ソースフォロワ回路 ５４，５５，６０，６１ 電流ミラー回路 ５６，６２ 出力段回路 ５８，５９ エミッタフォロワ回路 １００ 正電圧源 １０１ 負電圧源
３，１４ 電圧効果トランジスタ １０ 負荷抵抗 １５，１６，１７，１８，１９，２０，２１，２２，２
３，２４ トランジスタ ５０，５１，５７ バッファアンプ ５２，５３ ソースフォロワ回路 ５４，５５，６０，６１ 電流ミラー回路 ５６，６２ 出力段回路 ５８，５９ エミッタフォロワ回路 １００ 正電圧源 １０１ 負電圧源
Claims (6)
- 【請求項１】入力電圧に追従した出力電圧を出力するバ
ッファアンプにおいて、 前記入力電圧が印加されるｎチャンネルのソースフォロ
ワ回路及びｐチャンネルのソースフォロワ回路と、 この２つのソースフォロワ回路の出力がそれぞれ接続さ
れ前記出力電圧を出力する出力段回路と、 ｎチャンネルの前記ソースフォロワ回路の出力電流を入
力電流とし出力電流を前記出力段回路の出力に供給する
第１の電流ミラー回路と、 ｐチャンネルの前記ソースフォロワ回路の出力電流を入
力電流とし出力電流を前記出力段回路の出力に供給する
第２の電流ミラー回路とを備えたことを特徴とするバッ
ファアンプ。 - 【請求項２】前記ソースフォロワ回路が、 ゲートに前記入力電圧が印加されるｎチャンネル若しく
はｐチャンネルの第１の電界効果トランジスタと、 ドレインが前記第１の電界効果トランジスタのソースに
接続されゲート及びソースにバイアス電圧及び電源電圧
が印加されたｎチャンネル若しくはｐチャンネルの第２
の電界効果トランジスタとから構成されたことを特徴と
する請求項１記載のバッファアンプ。 - 【請求項３】前記出力段回路が、 前記ｎチャンネルのソースフォロワ回路の出力及び負電
圧源がゲート及びドレインに接続され、ソースから前記
出力電圧を出力するｐチャンネルの電界効果トランジス
タと、 前記ｐチャンネルのソースフォロワ回路の出力及び正電
圧源がゲート及びドレインに接続され、ソースが前記ｐ
チャンネルの電界効果トランジスタのソースに接続され
るｎチャンネルの電界効果トランジスタとから構成され
たことを特徴とする請求項１記載のバッファアンプ。 - 【請求項４】入力電圧に追従した出力電圧を出力するバ
ッファアンプにおいて、 前記入力電圧が印加されるＮＰＮのエミッタフォロワ回
路及びＰＮＰのエミッタフォロワ回路と、 この２つのエミッタフォロワ回路の出力がそれぞれ接続
され前記出力電圧を出力する出力段回路と、 ＮＰＮの前記エミッタフォロワ回路の出力電流を入力電
流とし出力電流を前記出力段回路の出力に供給する第１
の電流ミラー回路と、 ＰＮＰの前記エミッタフォロワ回路の出力電流を入力電
流とし出力電流を前記出力段回路の出力に供給する第２
の電流ミラー回路とを備えたことを特徴とするバッファ
アンプ。 - 【請求項５】前記エミッタフォロワ回路が、 ベースに前記入力電圧が印加されるＮＰＮ若しくはＰＮ
Ｐの第１のトランジスタと、 コレクタが前記第１のトランジスタのエミッタに接続さ
れベース及びエミッタにバイアス電圧及び電源電圧が印
加されたＮＰＮ若しくはＰＮＰの第２のトランジスタと
から構成されたことを特徴とする請求項４記載のバッフ
ァアンプ。 - 【請求項６】前記出力段回路が、 前記ＮＰＮのエミッタフォロワ回路の出力及び負電圧源
がベース及びコレクタに接続され、エミッタから前記出
力電圧を出力するＰＮＰのトランジスタと、 前記ＰＮＰのエミッタフォロワ回路の出力及び正電圧源
がベース及びコレクタに接続され、エミッタが前記ＰＮ
Ｐのトランジスタのエミッタに接続されるＮＰＮのトラ
ンジスタとから構成されたことを特徴とする請求項４記
載のバッファアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383470A JP2002185269A (ja) | 2000-12-18 | 2000-12-18 | バッファアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383470A JP2002185269A (ja) | 2000-12-18 | 2000-12-18 | バッファアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002185269A true JP2002185269A (ja) | 2002-06-28 |
Family
ID=18851121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000383470A Pending JP2002185269A (ja) | 2000-12-18 | 2000-12-18 | バッファアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002185269A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008104063A (ja) * | 2006-10-20 | 2008-05-01 | Canon Inc | バッファ回路 |
| US7764123B2 (en) | 2007-12-18 | 2010-07-27 | Freescale Semiconductor, Inc. | Rail to rail buffer amplifier |
| CN107688367A (zh) * | 2016-08-04 | 2018-02-13 | 上海贝岭股份有限公司 | 差分参考电压缓冲器 |
-
2000
- 2000-12-18 JP JP2000383470A patent/JP2002185269A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008104063A (ja) * | 2006-10-20 | 2008-05-01 | Canon Inc | バッファ回路 |
| US7521971B2 (en) | 2006-10-20 | 2009-04-21 | Canon Kabushiki Kaisha | Buffer circuit |
| US7764123B2 (en) | 2007-12-18 | 2010-07-27 | Freescale Semiconductor, Inc. | Rail to rail buffer amplifier |
| CN107688367A (zh) * | 2016-08-04 | 2018-02-13 | 上海贝岭股份有限公司 | 差分参考电压缓冲器 |
| CN107688367B (zh) * | 2016-08-04 | 2020-08-07 | 上海贝岭股份有限公司 | 差分参考电压缓冲器 |
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