JP2001067867A

JP2001067867A - 半導体記憶装置

Info

Publication number: JP2001067867A
Application number: JP24505399A
Authority: JP
Inventors: Takashi Kono; 隆司河野; Kiyohiro Furuya; 清広古谷; Takeshi Hamamoto; 武史濱本; Katsukichi Mitsui; 克吉光井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-08-31
Filing date: 1999-08-31
Publication date: 2001-03-16
Also published as: US6262931B1

Abstract

(57)【要約】【課題】複数のバンクで共有され消費電流に応じた反
応速度をもち、かつ待機時の消費電流を低減させた電圧
降下回路を備えた半導体記憶装置を提供する。【解決手段】コントロール回路＆モードレジスタ８
は、各コマンドに応じた信号をＶＤＣ制御回路３２に出
力する。ＶＤＣ制御回路３２は、コマンドに応じてＶＤ
Ｃ３６が内蔵するコンパレータの貫通電流Ｉｃの量を変
化させる信号ＰＷＲＵＰを出力する。ＶＤＣ制御回路３
２は、コマンドの入力を参照して所定の遅延時間のパル
ス幅の信号を内部で発生する。したがって、各バンクの
活性化をモニタする必要がなく遅延回路および配線の数
を最小限に抑えて好ましい電源電流の制御を行ない、消
費電流を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、バンク間で共有される電源電
圧発生回路を含む半導体記憶装置に関する。

【０００２】

【従来の技術】半導体チップに供給される外部電源電位
ｅｘｔ．Ｖｄｄは、たとえば使用されるシステムにおけ
る低消費電力化に対する要求に応じて次第に低電圧化さ
れてきている。しかし、低電圧化されてきているとはい
え、実際には、そのまま半導体チップ内部でのトランジ
スタの動作電源電位とすることは信頼性確保の観点など
から問題がある。そこで、外部電源電位ｅｘｔ．Ｖｄｄ
より低い内部電源電位Ｖｄｄをチップ内部で発生させて
トランジスタの動作電源電位として使用することが一般
的である。

【０００３】図１８は、従来の半導体チップの例である
シンクロナスダイナミックランダムアクセスメモリ（Ｓ
ＤＲＡＭ）５０１の構成を示すブロック図である。

【０００４】図１８を参照して、ＳＤＲＡＭ５０１は、
合計２５６メガビットの記憶容量を有し、独立して動作
が可能な４つのバンクを含む。ＳＤＲＡＭでは、外部か
ら供給されるクロック信号ＣＬＫに同期してリード／ラ
イト動作が行なわれる。所望の動作を行なわせるには、
制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥの組合せで決まる
コマンドを与える。また、チップの選択を指示する制御
信号／ＣＳや、内部にクロック信号ＣＬＫを取込むか否
かを指示する制御信号ＣＫＥなども外部から適宜与えら
れる。

【０００５】ＳＤＲＡＭ５０１は、さらに、外部から外
部電源電位ｅｘｔ．Ｖｄｄを受けて電圧降下させ内部電
源電位Ｖｄｄを出力する電源電位発生回路５１０を含
む。電源電位発生回路５１０は、各メモリアレイバンク
に応じて設けられている行デコーダ＆ワードドライバ１
０＃０〜１０＃３からロウ系のバンク活性化信号を受け
て信号ＰＷＲＵＰを出力するＶＤＣ制御回路５３２と、
参照電位Ｖｒｅｆを発生するＶｒｅｆ発生回路５３４
と、参照電位Ｖｒｅｆを受け信号ＰＷＲＵＰに応じた応
答速度で外部電源電位ｅｘｔ．Ｖｄｄを参照電位Ｖｒｅ
ｆと同電位に降下させ電源電位Ｖｄｄを出力するＶＤＣ
（電圧降下回路）５３６とを含む。

【０００６】図１９は、ＳＤＲＡＭのライト動作時の外
部信号波形を示す動作波形図である。

【０００７】図１９を参照して、この波形は、ＲＡＳ−
ＣＡＳ遅延時間ｔＲＣＤおよびロウプリチャージ時間ｔ
ＲＰが３サイクルで、バースト長ＢＬが４の場合の動作
を示している。

【０００８】時刻ｔ１において、クロック信号ＣＬＫの
立上がりエッジにおいて、バンク０のロウ系を活性化さ
せるコマンドＡＣＴ［０］が入力される。コマンドはバ
ンクアドレスを伴って入力され、コマンドの後の［］内
の数字はバンクアドレスを示す。

【０００９】同時に、１本のワード線ＷＬを選択するた
めのロウアドレスＸが信号Ａ０〜Ａ１２の組合せとして
与えられ、バンク０を指定するバンクアドレスが信号Ｂ
Ａ０〜ＢＡ１の組合せとして与えられる。

【００１０】次に、３サイクル後の時刻ｔ４におけるク
ロック信号ＣＬＫの立上がりエッジにおいて、既に活性
化しているワード線ＷＬに対してライト動作を行なうた
めのコマンドＷＲＩＴＥ［０］が入力される。同時に、
コラムアドレスＹが信号Ａ０〜Ａ９の組合せとして与え
られ、バンクアドレスも与えられる。コマンドＷＲＩＴ
Ｅは、制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥの
組合せで決定される。時刻ｔ４からｔ７までの４サイク
ルの間に、書込データＤ０〜Ｄ３が外部から信号ＤＱ０
〜ＤＱ１５の組合せによって与えられ、メモリセルに書
込まれる。

【００１１】そして、時刻ｔ８において、活性化してい
たバンク０のワード線ＷＬをリセットするコマンドＰＲ
Ｅ［０］が入力される。コマンドＰＲＥは、制御信号／
ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥの組合せによって与
えられる。なお、最後のデータＤ３が書込まれてから、
コマンドＰＲＥ［０］が入力されるまでには、メモリセ
ルに確実にデータが書込まれることを保証するために、
時間ｔＷＲの間をおくことが必要である。以上のように
して、特定のバンクに対してデータを書込むことができ
る。

【００１２】同一バンクに続けてアクセスする場合に
は、次のコマンドＡＣＴ［０］を入力するまでにロウプ
リチャージ時間ｔＲＰ以上の時間をおくことが必要であ
る。

【００１３】ＳＤＲＡＭの代表的な動作仕様は、“ＰＣ
１００”と呼ばれるもので、以下では、ＰＣ１００に準
拠したＳＤＲＡＭを例に話を進めていく。

【００１４】図１９に示すような動作が行なわれる場合
には、ＳＤＲＡＭの内部電源電位Ｖｄｄにおける消費電
流は時間的に変化する。

【００１５】図２０は、消費電流の時間的変化を示す概
略波形図である。図２０を参照して、１度のロウサイク
ルすなわち、コマンドＡＣＴ、ＷＲＩＴＥ、ＰＲＥが実
施されるサイクル内において、各コマンド入力を起点と
して電源電位Ｖｄｄにおいて消費される消費電流が急激
に増加する。ＳＤＲＡＭは、高速にリード／ライト動作
を行なうため、そのときの、消費電流のピーク値および
平均値は非常に大きい。一方、時刻ｔ２〜ｔ３および時
刻ｔ４〜ｔ５における期間すなわち、所定の動作が終了
して次のコマンドが入力されるまでの期間Ｔｒｓ１，Ｔ
ｒｓ２では、消費電流は少ない。一般に、Ｔｒｓ１，Ｔ
ｒｓ２で示した期間をアクティブスタンバイ期間と呼
ぶ。全くロウ系が活性化されていない、いわゆるスタン
バイ期間とこのアクティブスタンバイ期間とでは、ＳＤ
ＲＡＭは異なる待機状態にある。ロウ系が活性化してい
る分アクティブスタンバイ時の消費電流Ｉａｓは、スタ
ンバイ時の消費電流Ｉｓｓより大きい。このような電源
電位Ｖｄｄにおける消費電流の変動に対処するため、電
源電位Ｖｄｄを発生するＶＤＣ（ボルテージダウンコン
バータ：電圧降下回路）の制御には工夫が必要となる。

【００１６】図１８におけるＶＤＣ５３６は、後に実施
の形態で説明するようにコンパレータとドライバからな
る。コンパレータの動作速度は、コンパレータに流れる
貫通電流Ｉｃに応じて増加するが、スタンバイ期間ある
いはアクティブスタンバイ期間においてはこの貫通電流
は少ない方が望ましい。そこで、電源で消費される電流
に応じてＶＤＣ制御回路５３２が出力する信号ＰＷＲＵ
Ｐを変化させこの貫通電流の値を切換える。

【００１７】図２１は、図１８におけるＶＤＣ制御回路
５３２の構成を説明するための図である。

【００１８】図１８、図２１を参照して、バンクアドレ
スデコーダ９２、コマンドデコーダ９４、選択回路９６
は図１８におけるコントロール回路＆モードレジスタ８
に含まれる回路である。バンクアドレスデコーダ９２
は、アドレスバッファ２から内部バンクアドレス信号ｉ
ｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１を受けてデコードし、バ
ンク指定信号ＢＡＤ０〜ＢＡＤ３を出力する。ｉｎｔ．
というのは、外部から与えられた信号が内部クロック信
号ＣＬＫＩのＨ期間でラッチされた信号であることを示
す。

【００１９】コマンドデコーダ９４は、制御信号入力バ
ッファ６から制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡ
Ｓ、ｉｎｔ．ＷＥを受けてデコードしＡＣＴコマンドが
入力されたことを示す信号ＡＣＴＦおよびＰＲＥコマン
ドが入力されたことを示す信号ＰＣＧＦを出力する。信
号ＡＣＴＦ、ＰＲＥＦの発生には、バンク情報は絡んで
いない。バンク指定信号ＢＡＤ０〜ＢＡＤ３、信号ＡＣ
ＴＦ、ＰＲＥＦは選択回路９６に入る。選択回路９６
は、バンクのロウ系を活性化する信号ＡＣＴＦ０〜ＡＣ
ＴＦ３およびバンクのロウ系を不活性化する信号ＰＣＧ
Ｆ０〜ＰＣＧＦ３を発生する。これらの信号は、指定さ
れたバンクにおいて１サイクルだけＨレベルになる信号
である。

【００２０】これらの信号は各バンクに対応して設けら
れているラッチ１００＃０〜１００＃３にそれぞれ入力
される。ラッチは、各バンクの近くに配置されている領
域９８に設けられている行デコーダ＆ワードドライバ１
０＃０〜１０＃３にそれぞれ含まれている。

【００２１】領域９８は、図では簡単のため、一つにま
とめて示しているが、領域９８内の回路は、選択回路９
６等が設けられる周辺領域とは離れた位置、つまり、各
バンク付近に配置されることを示すために表示している
ものであり、集合して配置されていることを示すもので
はない。

【００２２】ＶＤＣ制御回路５３２は、ラッチ１００＃
０〜１００＃３がそれぞれ保持している信号であって、
バンクが活性化されていることを示す信号ＺＲＡＳＥ０
〜ＺＲＡＳＥ３を受ける４入力のＮＡＮＤ回路５４２
と、ＮＡＮＤ回路５４２の出力を遅延させて出力する遅
延回路５４４と、ＮＡＮＤ回路５４２の出力と遅延回路
５４４の出力とを受けるＮＯＲ回路５４６と、ＮＯＲ回
路５４６の出力を受けて反転し信号ＰＷＲＵＰを出力す
るインバータ５４８とを含む。

【００２３】図２２は、図２１における選択回路９６の
構成を示す回路図である。図２２を参照して、選択回路
９６は、バンク０に対応して設けられるゲート回路５５
２と、バンク１に対応して設けられるゲート回路５５４
と、バンク２に対応して設けられるゲート回路５５６
と、バンク３に対応して設けられるゲート回路５５８と
を含む。

【００２４】ゲート回路５５２は、バンク指定信号ＢＡ
Ｄ０と信号ＡＣＴＦとを受けるＮＡＮＤ回路５６２と、
ＮＡＮＤ回路５６２の出力を受けて反転し信号ＡＣＴＦ
０を出力するインバータ５６４と、バンク指定信号ＢＡ
Ｄ０と内部アドレス信号ｉｎｔ．Ａ１０とを受けるＯＲ
回路５６６と、ＯＲ回路５６６の出力とＰＲＥＦとを受
けるＮＡＮＤ回路５６８と、ＮＡＮＤ回路５６８の出力
を受けて反転し信号ＰＣＧＦ０を出力するインバータ５
７０と含む。

【００２５】ゲート回路５５４は、ゲート回路５５２の
構成においてバンク指定信号ＢＡＤ０に代えてＢＡＤ１
を受け信号ＡＣＴＦ０、ＰＣＧＦ０に代えて信号ＡＣＴ
Ｆ１、ＰＣＧＦ１を出力する。ゲート回路５５６は、ゲ
ート回路５５２の回路構成において、バンク指定信号Ｂ
ＡＤ０に代えてＢＡＤ２を受け信号ＡＣＴＦ０、ＰＣＧ
Ｆ０に代えて信号ＡＣＴＦ２、ＰＣＧＦ２を出力する。
ゲート回路５５８は、ゲート回路５５２の回路構成にお
いてバンク指定信号ＢＡＤ０に代えてバンク指定信号Ｂ
ＡＤ３を受け、信号ＡＣＴＦ０、ＰＣＧＦ０に代えて信
号ＡＣＴＦ３、ＰＣＧＦ３を出力する。したがって、特
にこれらの説明は繰返さない。

【００２６】ＳＤＲＡＭの仕様上、ＰＲＥコマンドでア
ドレス信号Ａ１０がＨレベルの場合には、全バンクのロ
ウ系をリセットすることになっているため、選択回路９
６においては、信号ｉｎｔ．Ａ１０がＨレベルになる
と、各バンクのロウ系をリセットする信号ＰＣＧＦ０〜
ＰＣＧＦ３は同時にすべてＨレベルとなる。

【００２７】再び、図２１を参照して、バンク情報を持
った信号ＡＣＴＦ０〜ＡＣＴＦ３、ＰＣＧＦ０〜ＰＣＧ
Ｆ３は、対応するバンクへ送られ、そこでラッチ回路１
００＃０〜１００＃３に入る。各ラッチ回路は、信号Ａ
ＣＴＦ０〜ＡＣＴＦ３がＨレベルになると、ロウ系が活
性化していることを示す信号ＺＲＡＳＥ０〜ＺＲＡＳＥ
３をＬレベルとする。信号ＺＲＡＳＥ０〜ＺＲＡＳＥ３
はロウ系が活性化しているときにＬレベルとなる信号で
ある。ラッチ回路１００＃０〜１００＃３は信号ＰＣＧ
Ｆ０〜ＰＣＧＦ３がＨレベルとなると、リセットされ
る。すなわちこのときには信号ＺＲＡＳＥ０〜ＺＲＡＳ
Ｅ３はＨレベルとなる。

【００２８】図１８におけるＶＤＣ５３６は、どれか１
つのバンクでロウ系が活性化されているときに内部のコ
ンパレータの貫通電流Ｉｃを増加させて消費電流増に対
応するのであるから、それを指示する信号ＰＷＲＵＰ
は、信号ＺＲＡＳＥ０〜ＺＲＡＳＥ３のいずれか１つが
Ｌレベルであるときに活性化されればよい。図２１に示
すように、信号ＰＷＲＵＰの発生は４つのバンクの活性
化を示す信号のＮＡＮＤをとることで実現が可能であ
る。なお、信号ＰＷＲＵＰのＨレベルからＬレベルへの
立下がりを後ろに遅らせる遅延段が入っている理由は、
ロウ系リセットにおける消費電流の増加を補償するため
である。つまり、ＰＲＥコマンドが入ると図２１のラッ
チ１００＃０〜１００＃３はリセットされ、バンクの活
性化を示す信号ＺＲＡＳＥ０〜ＺＲＡＳＥ３はＨレベル
に戻ってしまうため、図２０に示した時刻ｔ５〜ｔ６に
おけるロウ系リセット時に消費される電源電流を補償す
るためである。

【００２９】図２３は、信号ＰＷＲＵＰを説明するため
の波形図である。図２３を参照して、コマンドＡＣＴ
［０］が時刻ｔ１において入力されると、バンク０の信
号ＺＲＡＳＥ０がＬレベルになるため、応じて信号ＰＷ
ＲＵＰはＨレベルとなる。そして、コマンドＰＲＥ
［０］が入力されるまでの時刻ｔ５までの間は、信号Ｐ
ＷＲＵＰはＨレベルを保つ。時刻ｔ５において、コマン
ドＰＲＥ［０］が入力されると、応じてラッチ１００＃
０はリセットされ、信号ＺＲＡＳＥ０はＨレベルにな
る。すると、遅延回路５４４が有する遅延時間Ｔｄ１１
後である時刻ｔ６において信号ＰＷＲＵＰがＬレベルに
立下がる。

【００３０】図２４は、より消費電流の増減に忠実にコ
ンパレータの貫通電流Ｉｃを制御するための信号ＰＷＲ
ＵＰの波形を検討するための波形図である。

【００３１】図２４を参照して、電源電流はコマンドが
入力されるとその後一定時間電流消費のピークがあり、
その後アクティブスタンバイ状態やスタンバイ状態にな
る。したがって、コマンドＡＣＴ［０］が入力されたと
きには、時刻ｔ１〜ｔ２に相当する遅延時間Ｔｄ２１の
間Ｈレベルとなり、コマンドＷＲＩＴＥ［０］が入力さ
れたときには時刻ｔ３〜ｔ４に相当する遅延時間Ｔｄ２
２の間Ｈレベルを保ち、コマンドＰＲＥ［０］が入力さ
れたときには時刻ｔ５〜ｔ６に相当する遅延時間Ｔｄ２
３の間Ｈレベルを保つような回路を備えればよい。

【００３２】話を簡単にするため、ＡＣＴコマンドを起
点とする一定期間信号ＰＷＲＵＰをＨレベルとする部分
のみを検討する。注意すべき点は、多バンク構成では、
複数のバンクが次々と活性化することが許されており、
活性化したバンクのロウ系活性化動作期間中は必ず信号
ＰＷＲＵＰはＨレベルでなければならない点である。

【００３３】図２５は、ＡＣＴコマンドに対応する信号
ＰＷＲＵＰの活性化を制御する回路５９０の構成を示す
回路図である。

【００３４】図２５を参照して、回路５９０は、図２１
における信号ＺＲＡＳＥ０の活性化に応じて一定幅のパ
ルス信号ＲＥＰ０を出力するパルス発生回路５９２と、
信号ＺＲＡＳＥ１の活性化に応じてパルス信号ＲＥＰ１
を出力するパルス発生回路５９４と、信号ＺＲＡＳＥ２
の活性化に応じてパルス信号ＲＥＰ２を出力するパルス
発生回路５９６と、信号ＺＲＡＳＥ３の活性化に応じて
パルス信号ＲＥＰ３を出力するパルス発生回路５９８
と、パルス信号ＲＥＰ０〜ＲＥＰ３を受ける４入力のＮ
ＯＲ回路６００と、ＮＯＲ回路６００の出力を受けて反
転するインバータ６０２とを含む。インバータ６０２の
出力信号は信号ＰＷＲＵＰである。

【００３５】パルス発生回路５９２は、信号ＺＲＡＳＥ
０を受けて遅延時間Ｔｄ２１だけ遅延させる遅延回路６
０４と、遅延回路６０４の出力を受けて反転するインバ
ータ６０６と、信号ＺＲＡＳＥ０とインバータ６０６の
出力を受けてパルス信号ＲＥＰ０を出力するＮＯＲ回路
６０８を含む。

【００３６】パルス発生回路５９４〜５９８は、それぞ
れ入力に信号ＺＲＡＳＥ１〜ＺＲＡＳＥ３を受け、信号
ＲＥＰ１〜ＲＥＰ３を出力する。これらはパルス発生回
路５９２と同様な構成を有するため説明は繰返さない。

【００３７】図２６は、図２５に示した回路にコマンド
ＡＣＴ［０］〜ＡＣＴ［３］が連続して入力された場合
の波形を示す動作波形図である。

【００３８】時刻ｔ１において、コマンドＡＣＴ［０］
が入力されると、バンク０の活性化を示す信号ＺＲＡＳ
Ｅ０がＬレベルに活性化される。応じてパルス発生回路
によってパルス信号ＲＥＰ０が遅延時間Ｔｄ２１の間だ
けＨレベルとなる。この遅延時間Ｔｄ２１は図２４に示
したＡＣＴコマンドによる電流増加期間に対応する時間
に設定される。同様に、時刻ｔ２、ｔ３、ｔ４において
それぞれコマンドＡＣＴ［１］、ＡＣＴ［２］、ＡＣＴ
［３］が入力されそれぞれ遅延時間Ｔｄ２１の間パルス
信号ＲＥＰ１〜ＲＥＰ３が活性化される。このような回
路構成にすることで、信号ＰＷＲＵＰは連続した波形に
なる。つまり、電圧降下回路（ＶＤＣ）は、複数のバン
クが連続して活性化した場合の消費電流の増加に対応で
きる。

【００３９】以上の例は、非常に単純化した貫通電流Ｉ
ｃの制御であるが、さらに複数の制御信号を用いてより
細かく貫通電流Ｉｃを制御することも可能である。

【００４０】

【発明が解決しようとする課題】複数のバンクに対して
時間的に離散してコマンドが与えられたときに、それぞ
れのバンク内で発生する消費電流の変化には時間的なず
れが生じている。多バンク構成において、バンク間で共
有される電圧降下回路ＶＤＣの制御で重要な点は、この
時間的なずれに対応して電圧降下回路が十分な応答速度
と能力で対応できることである。

【００４１】図２１、図２５で示した回路例では、バン
ク情報を含んだ信号、あるいはそれをもとに発生した派
生信号を束ねて、信号ＰＷＲＵＰがＨレベルに活性化さ
れる期間を決めている。しかし、バンク数が増加する
と、信号ＰＷＲＵＰを生成するための信号数が非常に多
くなる。

【００４２】図２１に示した回路構成では、信号ＺＲＡ
ＳＥ０〜ＺＲＡＳＥ３は、各バンクに近い部分で発生さ
れているため、信号ＰＷＲＵＰを発生させるためには、
これらの信号を一旦集めなければならない。

【００４３】先に説明したが、選択回路９６は、周辺回
路が配置されるバンク間のすきまの領域に通常は配置さ
れる。ＶＤＣ制御回路５３２は、電圧降下回路の近辺に
配置され、選択回路９６と同様にバンク間のすきまの領
域に配置される。各バンク近辺に配置されるラッチ１０
０＃０〜１００＃３はＶＤＣ制御回路５３２と離れた位
置にある。つまり、長い配線をラッチ１００＃０〜１０
０＃３からＶＤＣ制御回路５３２まで設ける必要があ
る。

【００４４】これらの配線は、長い距離をバンク間の狭
いすきまの配線領域に通さなければならないので、チッ
プ面積の増加につながる。各バンクに設けられるラッチ
と同じラッチをＶＤＣ制御回路に持つことも考えられる
が、バンク数が増加した場合には回路規模が大きくなり
不利である。

【００４５】さらに、図２５に示した回路構成では、信
号ＺＲＡＳＥ０〜ＺＲＡＳＥ３それぞれに遅延段を持た
なければならず、回路が複雑になってしまう。ひいては
レイアウト面積の増加につながる。このように、バンク
情報を含んだ信号を用いてバンク間で共有される電圧降
下回路ＶＤＣを制御しようと試みると、バンク数が増加
するにつれて回路および配線の無駄が多くなる。

【００４６】この発明の目的は、多バンク構成におい
て、バンク間で共有される電圧降下回路ＶＤＣの制御に
関して、バンク数によらないシンプルな構成で、かつ外
部から指示される動作（コマンド）に依存した電源電流
の消費の変動に対応できるよう電圧降下回路の応答速度
を変化させ、電圧降下回路の消費電流を最適化し、全体
として消費電流を抑えた半導体記憶装置を提供すること
である。

【００４７】

【課題を解決するための手段】請求項１に記載の半導体
装置は、与えられる信号に応じたコマンドを出力するコ
マンド受信回路と、与えられる信号に応じた行アドレ
ス、列アドレスおよびバンクアドレスを出力するアドレ
ス受信回路と、コマンド出力回路の出力およびアドレス
受信回路の出力に応じて動作を行なう第１の内部回路と
を備え、第１の内部回路は、各々が行列状に配置される
メモリセルを有し、コマンドおよびバンクアドレスに応
じて活性化される複数のバンクと、各バンクに対応して
設けられ、コマンドおよび行アドレスに応じてメモリセ
ルの行の選択に関連する動作をする行系回路と、各バン
クに対応して設けられ、コマンドおよび列アドレスに応
じてメモリセルの列の選択に関連する動作をする列系回
路とを含み、コマンドに応じて動作を行なう第２の内部
回路をさらに備え、第２の内部回路は、第１の内部回路
に動作電源電位を供給する電源回路を含み、電源回路
は、動作電源電位の目標値である参照電位を発生する参
照電位発生回路と、コマンドに対応する活性化時間およ
び応答速度を選択し、活性化時間の間応答速度に対応す
る応答制御信号を活性化する応答速度制御回路と、応答
制御信号に応じた応答速度で動作し、外部電源電位を受
けて、参照電位まで電圧降下させて動作電源電位を出力
する電圧降下回路とを含む。

【００４８】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、電圧降下
回路は、参照電位と動作電源電位とを比較する比較回路
を有し、比較回路は、比較回路を駆動する駆動電流を応
答制御信号に応じて決定する電流制限部を有し、比較回
路の出力に応じて外部電源電位を受けて電圧降下回路の
出力を駆動する駆動回路をさらに有し、応答速度は、駆
動電流に基づき決定される。

【００４９】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、コマンド
は、第１のコマンド群を含み、電流制限部は、応答制御
信号の非活性化状態における応答速度に対応する第１の
電流を流す第１の電流制限回路と、第１の電流制限回路
と並列的に設けられ、応答制御信号の活性化に応じて第
１のコマンド群に対応する第２の電流を流す第２の電流
制限回路とを含む。

【００５０】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の構成に加えて、コマンド
は、第２のコマンド群をさらに含み、第１の電流制限回
路と並列的に設けられ、応答制御信号の活性化に応じて
第２のコマンド群に対応する第３の電流を流す第３の電
流制限回路をさらに含む。

【００５１】請求項５に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、応答速度
制御回路は、コマンドが入力されたことを検出する検出
回路と、検出回路の出力を活性化時間に対応する時間遅
延させ、活性化終了信号を出力する第１の遅延回路と、
検出回路の出力に応じて出力が活性化され活性化終了信
号に応じて出力が非活性化される状態保持回路とを有す
る。

【００５２】請求項６に記載の半導体記憶装置は、請求
項５に記載の半導体記憶装置の構成に加えて、コマンド
は、行系回路の制御を指示する行系コマンドを含み、検
出回路は、行系コマンドが入力されたことを検出する行
コマンド検出回路を含み、第１の遅延回路は、行コマン
ド検出回路の出力に応答して電荷を蓄積するキャパシタ
と、電荷を活性化時間に対応する時間で放電するための
抵抗素子とをさらに有する。

【００５３】請求項７に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置、行系コマンドは、行系回
路の動作の開始を指示する行動作開始指示コマンドと、
行系回路の動作の終了を指示する行動作終了指示コマン
ドとを含む。

【００５４】請求項８に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、応答速度
制御回路は、検出回路の出力に応じて導通しキャパシタ
の一方端に第１の電位を与える第１のスイッチ回路と、
検出回路の出力を受けて遅延させて出力する第２の遅延
回路と、キャパシタの一方端を抵抗素子を介して第２の
電位に結合する経路上に設けられ、第２の遅延回路の出
力に応じて導通する第２のスイッチ回路とをさらに有
し、第１の遅延回路は、キャパシタの一方端の電位に応
じて活性化終了信号を出力する。

【００５５】請求項９に記載の半導体記憶装置は、請求
項５に記載の半導体記憶装置の構成に加えて、コマンド
は、列系回路の制御を指示する列系コマンドを含み、検
出回路は、列系コマンドが入力されたことを検出する列
コマンド検出回路を含み、第１の遅延回路は、列コマン
ド検出回路の出力に応じてクロック信号に同期した計数
動作を行ない、バースト長に相当する時間後出力に活性
化終了信号を出力するバースト長カウント回路を有す
る。

【００５６】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、応答速
度制御回路は、状態保持回路の出力を受けて、列系コマ
ンドに対応する回路動作が終了するまで活性化期間を延
長して、応答制御信号を出力する列活性化パルス発生回
路をさらに有する。

【００５７】請求項１１に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、列系コ
マンドは、列系回路によって選択されたメモリセルから
データを読出す読出コマンドと、列系回路によって選択
されたメモリセルにデータを書込む書込コマンドとを含
む。

【００５８】請求項１２に記載の半導体記憶装置は、請
求項５に記載の半導体記憶装置の構成に加えて、コマン
ドは、行系回路の制御を指示する行系コマンドと、列系
回路の制御を指示する列系コマンドとを含み、検出回路
は、行系コマンドが入力されたことを検出する行コマン
ド検出回路と、列系コマンドが入力されたことを検出す
る列コマンド検出回路とを含み、第１の遅延回路は、行
系コマンドの入力に応じて行応答制御信号を出力する行
応答制御回路と、列系コマンドの入力に応じて列応答制
御信号を出力する列応答制御回路とを有する。

【００５９】請求項１３に記載の半導体記憶装置は、請
求項１２に記載の半導体記憶装置の構成に加えて、応答
速度制御回路は、行応答制御信号と列応答制御信号のう
ち少なくともいずれか一方が活性化したことに応じて応
答制御信号を活性化する出力回路をさらに有する。

【００６０】請求項１４に記載の半導体記憶装置は、請
求項１２に記載の半導体記憶装置の構成に加えて、応答
制御信号は、行応答制御信号と、列応答制御信号とを含
み、電圧降下回路は、行応答制御信号と列応答制御信号
のいずれかに応じて応答速度が増す、動作電源電位と参
照電位とを比較する比較回路と、比較回路の出力に応じ
て外部電源電位を受けて電圧降下回路の出力を駆動する
駆動回路とをさらに有する。

【００６１】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００６２】また、以降４バンク構成のＳＤＲＡＭにお
ける電圧降下回路を例に話を進めるが、もちろんバンク
数は４以外であっても適用が可能である。

【００６３】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の構成を示す概略ブロック図
である。

【００６４】図１を参照して、半導体記憶装置１は、各
々が行列状に配列される複数のメモリセルを有するメモ
リアレイバンク１４＃０〜１４＃３と、外部から与えら
れるアドレス信号Ａ０〜Ａ１２およびバンクアドレス信
号ＢＡ０〜ＢＡ１をクロック信号ＣＬＫＩに同期して取
込み、内部行アドレス、内部列アドレスおよび内部バン
クアドレスを出力するアドレスバッファ２と、外部から
クロック信号ＣＬＫおよびクロックイネーブル信号ＣＫ
Ｅを受けて半導体記憶装置内部で用いられるクロック信
号ＣＬＫＩ、ＣＬＫＱを出力するクロックバッファ４
と、外部から与えられる制御信号／ＣＳ、／ＲＡＳ、／
ＣＡＳ、／ＷＥおよびマスク信号ＤＱＭＵ／Ｌをクロッ
ク信号ＣＬＫＩに同期して取込む制御信号入力バッファ
６とを含む。

【００６５】半導体記憶装置１は、さらに、アドレスバ
ッファ２から内部アドレス信号ｉｎｔ．Ａ０〜ｉｎｔ．
Ａ１２および内部バンクアドレス信号ｉｎｔ．ＢＡ０〜
ｉｎｔ．ＢＡ１を受け、かつ、制御信号入力バッファ６
からクロック信号に同期化された制御信号ｉｎｔ．ＲＡ
Ｓ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてクロック信
号ＣＬＫＩに同期して各ブロックに制御信号を出力する
コントロール回路と、コントロール回路で認識された動
作モードを保持するモードレジスタとを含む。図１にお
いては、コントロール回路とモードレジスタとを１つの
ブロック８で示す。コントロール回路は、内部バンクア
ドレス信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコード
するバンクアドレスデコーダと制御信号ｉｎｔ．ＲＡ
Ｓ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードす
るコマンドデコーダとを含んでいる。

【００６６】半導体記憶装置１は、さらに、メモリアレ
イバンク１４＃０〜１４＃３にそれぞれ対応して設けら
れ、アドレスバッファ２から与えられた行アドレス信号
Ｘをデコードする行デコーダとこの行デコーダの出力信
号に従ってメモリアレイバンク１４＃０〜１４＃３の内
部のアドレス指定された行（ワード線）を選択状態へ駆
動するためのワードドライバとを含む。図１では、行デ
コーダとワードドライバをまとめてブロック１０＃０〜
１０＃３として示す。

【００６７】半導体記憶装置１は、さらに、アドレスバ
ッファ２から与えられた内部列アドレス信号Ｙをデコー
ドして列選択信号を発生する列デコーダ１２＃０〜１２
＃３と、メモリアレイバンク１４＃０〜１４＃３の選択
行に接続されるメモリセルのデータの検知および増幅を
行なうセンスアンプ１６＃０〜１６＃３とをさらに含
む。

【００６８】半導体記憶装置１は、さらに、外部から書
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。

【００６９】プリアンプおよびライトドライバはメモリ
アレイバンク１４＃０〜１４＃３に対応してそれぞれ設
けられている。図１では、プリアンプとライトドライバ
は１つのブロックとしてブロック１８＃０〜１８＃３と
して示される。なお、入力バッファ２２および出力バッ
ファ２０はクロックバッファ４からクロック信号ＣＬＫ
Ｑを受けてこれに同期して端子ＤＱ０〜ＤＱ１５を介し
て外部とデータを授受する。

【００７０】半導体記憶装置１は、さらに、ブロック８
から制御信号φを受けて応じて活性化され外部から与え
られる電源電位ｅｘｔ．Ｖｄｄを降下させて内部の各ブ
ロックに電源電位Ｖｄｄを供給する電源電圧発生回路１
０を含む。

【００７１】電源電圧発生回路１０は、内部電源電位Ｖ
ｄｄの基準となる参照電位Ｖｒｅｆを発生するＶｒｅｆ
発生回路３４と、制御信号φに応じて制御信号ＰＷＲＵ
Ｐを出力するＶＤＣ制御回路３２と、外部電源電位ｅｘ
ｔ．Ｖｄｄを参照電位Ｖｒｅｆまで降下させて電源電位
Ｖｄｄを出力する電圧降下回路（ＶＤＣ）３６とを含
む。

【００７２】図２は、図１におけるＶｒｅｆ発生回路３
４の構成を示す回路図である。図２を参照して、Ｖｒｅ
ｆ発生回路３４は、定電流源回路４２と、定電流源回路
４２の制御の下に参照電位Ｖｒｅｆを出力する電圧出力
回路４４とを含む。

【００７３】定電流源回路４２は、外部電源電位を受け
てノイズ除去しノードＮ１に伝達するロウパスフィルタ
４６と、ノードＮ１にソースが接続されゲートおよびド
レインがノードＮ２に接続されるＰチャネルＭＯＳトラ
ンジスタ５２と、ノードＮ２と接地ノードとの間に接続
されゲートがノードＮ３に接続されるＮチャネルＭＯＳ
トランジスタ５４と、ノードＮ１とノードＮ３との間に
直列に接続される抵抗５６およびＰチャネルＭＯＳトラ
ンジスタ５８と、ドレインおよびゲートがノードＮ３に
接続されソースが接地ノードに接続されるＮチャネルＭ
ＯＳトランジスタ６０とを含む。ＰチャネルＭＯＳトラ
ンジスタ５８のゲートはノードＮ２に接続されている。

【００７４】ロウパスフィルタ４６は、外部電源電位ｅ
ｘｔ．Ｖｄｄが与えられるノードとノードＮ１との間に
接続される抵抗４８と、ノードＮ１と接地ノードとの間
に接続されるキャパシタ５０とを含む。

【００７５】電圧出力回路４４は、外部電源電位ｅｘ
ｔ．Ｖｄｄが与えられるノードとノードＮ４との間に接
続されゲートがノードＮ２に接続されるＰチャネルＭＯ
Ｓトランジスタ６２と、ノードＮ４とノードＮ５との間
に直列に接続されともにゲートがノードＮ５に接続され
るＰチャネルＭＯＳトランジスタ６４、６６と、ソース
がノードＮ５に接続されゲートおよびドレインが接地ノ
ードに接続されるＰチャネルＭＯＳトランジスタ６８と
を含む。

【００７６】ノードＮ４からは参照電位Ｖｒｅｆが出力
される。図３は、図１における電圧降下回路（ＶＤＣ）
３６の構成を示す回路図である。

【００７７】図３を参照して、電圧降下回路３６は、電
源電位Ｖｄｄと参照電位Ｖｒｅｆを比較して比較結果信
号ＤＯを出力するコンパレータ７２と、比較結果信号Ｄ
Ｏに応じて外部電源電位ｅｘｔ．Ｖｄｄをもとに電源電
位Ｖｄｄを駆動するドライバ７４とを含む。

【００７８】コンパレータ７２は、外部電源電位ｅｘ
ｔ．Ｖｄｄが与えられるノードとノードＮ７との間に接
続されゲートがノードＮ８に接続されるＰチャネルＭＯ
Ｓトランジスタ７６と、ノードＮ７とノードＮ６との間
に接続されゲートが参照電位Ｖｒｅｆと結合されるＮチ
ャネルＭＯＳトランジスタ７８と、外部電源電位ｅｘ
ｔ．Ｖｄｄが与えられるノードとノードＮ８との間に接
続されゲートがノードＮ８と接続されるＰチャネルＭＯ
Ｓトランジスタ８０と、ノードＮ８とノードＮ６との間
に接続されゲートが電源電位Ｖｄｄと結合されるＮチャ
ネルＭＯＳトランジスタ８２と、ノードＮ６と接地ノー
ドとの間に接続されゲートが外部電源電位ｅｘｔ．Ｖｄ
ｄに結合されるＮチャネルＭＯＳトランジスタ８４と、
ノードＮ６と接地ノードとの間に接続されゲートに信号
ＰＷＲＵＰを受けるＮチャネルＭＯＳトランジスタ８６
とを含む。

【００７９】ノードＮ７からはコンパレータの出力信号
である比較結果信号ＤＯが出力される。

【００８０】ドライバ７４は、外部電源電位ｅｘｔ．Ｖ
ｄｄが与えられるノードとノードＮ９との間に接続され
ゲートに比較結果信号ＤＯを受けるＰチャネルＭＯＳト
ランジスタ７５を含む。ノードＮ９からは半導体記憶装
置の各ブロックに対して電源電位Ｖｄｄが出力される。

【００８１】次に、図２および図３を参照して電源発生
回路の動作について説明する。まず定電流源回路４２に
ついて説明する。ＰチャネルＭＯＳトランジスタ５２、
５８のチャネル幅をそれぞれＷ１、Ｗ２とする。これら
のトランジスタのチャネル長は同じとする。Ｗ１＜Ｗ２
と設定する。そしてこれらをサブスレッショルド領域で
使用すると、抵抗５６の両端にはＰチャネルＭＯＳトラ
ンジスタ５２、５８におけるそれぞれのゲートソース間
電位Ｖｇｓの差である電位差ｄＶが発生する。電位差ｄ
Ｖは次式のように表現される。

【００８２】ｄＶ＝ｋ×Ｔ／ｑ×ｌｎ（Ｗ２／Ｗ１） …（１）ここで、ｋはボルツマン係数、Ｔは絶対温度、ｑは電子
の電荷量を意味する。抵抗５６の両端に電位差ｄＶが与
えられているので抵抗５６に流れる電流Ｉｒは、Ｉｒ＝
ｄＶ／Ｒと表わすことができる。Ｒは抵抗５６の抵抗値
である。Ｒの温度依存性が無視できるとすると、電流Ｉ
ｒは絶対温度Ｔに比例する。つまり正の温度特性を有す
る。

【００８３】電圧出力回路４４におけるＰチャネルＭＯ
Ｓトランジスタ６２は定電流源回路とカレントミラーを
構成し電流Ｉｒが正確に移される。ＰチャネルＭＯＳト
ランジスタ６４、６６はチャネル抵抗成分を主とする抵
抗成分を有し、ＰチャネルＭＯＳトランジスタ６８は主
としてしきい値によって決定される抵抗成分を有する。
これらをそれぞれチャネル抵抗成分、しきい値成分と呼
ぶことにする。チャネル抵抗成分は電流Ｉｒが持つ正の
温度特性を継承する。一方のしきい値成分は、十分大き
なサイズのＰチャネルＭＯＳトランジスタを用いること
でしきい値電圧が持つ負の温度特性を示す。これらが釣
り合うように設定することで、参照電位Ｖｒｅｆの温度
特性をなくすことが可能である。あるいは、どちらか一
方の成分の寄与を支配的にすることで、参照電位Ｖｒｅ
ｆが正もしくは負の温度特性を示すように設定すること
もできる。

【００８４】Ｖｒｅｆ発生回路３４で発生された参照電
位Ｖｒｅｆは電圧降下回路３６に送られる。コンパレー
タ７２は電源電位Ｖｄｄを観測し電源電位Ｖｄｄが参照
電位Ｖｒｅｆと等しくなるようにドライバ７４を駆動す
る。

【００８５】コンパレータ７２の反応をよくするために
はＮチャネルＭＯＳトランジスタ７８、８２が飽和領域
で動作する必要があり、これらのトランジスタのコモン
ソースであるノードＮ６の電位Ｖｃを接地電位よりある
程度高いレベルに設定しなければならない。そのため
に、ノードＮ６と接地ノードとの間にＮチャネルＭＯＳ
トランジスタ８４、８６を挿入して電位Ｖｃを適切なレ
ベルに設定する。同時にこれらのＮチャネルＭＯＳトラ
ンジスタ８４、８６はコンパレータの貫通電流Ｉｃを制
限する働きも持っている。

【００８６】電源電位ＶｄｄがＳＤＲＡＭの周辺回路に
供給される場合、コマンド入力に伴う内部入力の動作時
の消費電流の増加が非常に大きい。この消費に電圧降下
回路が反応よく対応するためにはコンパレータの貫通電
流Ｉｃを大きくすればよい。しかし、消費電流が小さい
待機時には大きな貫通電流Ｉｃは必要なく、待機時の消
費電流削減の観点からは貫通電流Ｉｃは小さくなるよう
に設定すべきである。

【００８７】図３に示した電圧降下回路は最も単純な貫
通電流Ｉｃの制御が行なえるような構成になっている。
貫通電流ＩｃはＮチャネルＭＯＳトランジスタ８４、８
６で決定される。ＮチャネルＭＯＳトランジスタ８４、
８６のβの比はＮチャネルＭＯＳトランジスタ８６の方
が大きいとする。

【００８８】消費電流が小さい場合には、信号ＰＷＲＵ
ＰをＬレベルとし、ＮチャネルＭＯＳトランジスタ８６
を非導通状態とする。すると、貫通電流ＩｃはＮチャネ
ルＭＯＳトランジスタ８４のみで決まる。たとえば、待
機時の消費電流を図２０に示した電流Ｉｓｓとすれば、
ＮチャネルＭＯＳトランジスタ８４のサイズを非常に絞
ることが可能である。

【００８９】消費電流が大きくなる期間は、ＰＷＲＵＰ
をＨレベルに活性化する。すると、ＮチャネルＭＯＳト
ランジスタ８４、８６の両方が導通状態となるため、貫
通電流Ｉｃは十分大きくなり、急激な消費電流の変化に
追従することができる。たとえば、ＡＣＴコマンドが入
力されてからＰＲＥコマンドが入るまでの期間、信号Ｐ
ＷＲＵＰを活性化すれば、図１９で説明した動作時にお
ける消費電流の増加に対しても十分対応することができ
る。

【００９０】あるいは、より細かな貫通電流の制御を行
なうために、ＡＣＴ、ＷＲＩＴＥ、ＰＲＥコマンドを受
けてから内部で決める一定時間だけ信号ＰＷＲＵＰを活
性化するようなパルス列を発生させることも考えられ
る。

【００９１】多バンク構成においてバンク間で共有され
る電圧降下回路の制御を考えると、どのバンクがアクセ
スされ動作する場合にも電圧降下回路はそれに対応でき
なければならない。一般にコマンドはバンクアドレスを
伴い、チップ内部ではバンクアドレスによってデコード
された制御信号が生成される。４バンク構成ならば制御
信号は各バンク毎に４つ作られる。

【００９２】図４は、信号ＰＷＲＵＰを発生する回路構
成を説明するための回路図である。図４を参照して、内
部バンクアドレス信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１
を受けてバンク指定信号ＢＡＴ〜ＢＡＤ３を出力するバ
ンクアドレスデコーダ９２と、内部制御信号ｉｎｔ．Ｒ
ＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコード
し信号ＡＣＴＦ、ＰＲＥＦを出力するコマンドデコーダ
と、バンク指定信号ＢＡＤ０〜ＢＡＤ３および内部アド
レス信号ｉｎｔ．Ａ１０に従って対応するバンクに信号
ＡＣＴＦ、ＰＲＥＦを出力する選択回路９６とは、図１
におけるブロック８の内部のコントロール回路に含まれ
る回路である。

【００９３】選択回路９６はバンク０に対応する信号Ａ
ＣＴＦ０、ＰＴＣＧ０をバンク０に対応して設けられる
ラッチ１００＃０に出力する。ラッチ１００＃０は、信
号ＡＣＴＦ０が入力されるとこのバンクの活性化を示す
信号ＺＲＡＳＥ０をＬレベルに活性化する。そして、信
号ＰＣＧ０が入力されるとラッチ１００＃０は信号ＺＲ
ＡＳＥ０をＨレベルに非活性化する。バンク１〜３に対
しても対応するラッチ１００＃１〜１００＃３が設けら
れ同様な動作が行なわれる。

【００９４】実施の形態１においては、複数の電圧降下
回路があり、内部動作毎に最適な能力の電圧降下回路が
活性化されるような電源電圧発生回路の構成を有してい
るとする。

【００９５】ＶＤＣ制御回路１０２は、図１に示したＶ
ＤＣ制御回路３２においてロウ系の活性化動作に伴う電
源電流消費をまかなう電圧降下回路の制御を行なう回路
である。

【００９６】ＶＤＣ制御回路１０２は、信号ＡＣＴＦを
受けて反転するインバータ１０４と、インバータ１０４
の出力を遅延する遅延回路１０６と、インバータ１０４
の出力と遅延回路１０６の出力を受けるＮＡＮＤ回路１
０８と、ＮＡＮＤ回路１０８の出力を第１の入力に受け
るＮＯＲ回路１１０とを含む。

【００９７】ＶＤＣ制御回路１０２は、さらにＲＣ遅延
回路１１６と、インバータ１０４の出力に応じて活性化
されＲＣ遅延回路１１６をチャージするＰチャネルＭＯ
Ｓトランジスタ１１２と、ＮＯＲ回路１１０の出力に応
じて活性化しＲＣ遅延回路をディスチャージするＮチャ
ネルＭＯＳトランジスタ１１４と、インバータ１０４の
出力に応じてセットされＲＣ遅延回路１１６の出力に応
じてリセットされるラッチ回路１１８と、ラッチ回路１
１８の出力を受けて反転するインバータ１２０と、イン
バータ１２０の出力を受けて反転し信号ＰＷＲＵＰを出
力するインバータ１２２とを含む。インバータ１２０の
出力は、ＮＯＲ回路１１０の第２の入力に与えられる。

【００９８】ＲＣ遅延回路１１６は、ＰチャネルＭＯＳ
トランジスタ１１２のドレインとＮチャネルＭＯＳトラ
ンジスタ１１４のドレインとの間に接続される抵抗１２
４と、ＰチャネルＭＯＳトランジスタ１１２のドレイン
と接地ノードとの間に接続されるキャパシタ１２６とを
含む。

【００９９】ラッチ回路１１８は、インバータ１０４の
出力を第１の入力に受けるＮＡＮＤ回路１２８と、ＮＡ
ＮＤ回路１２８の出力とＰチャネルＭＯＳトランジスタ
１１２のドレインの電位とを受けるＮＡＮＤ回路１３０
とを含む。ＮＡＮＤ回路１２８の第２の入力にはＮＡＮ
Ｄ回路１３０の出力が与えられる。そして、ＮＡＮＤ回
路１２８の出力はラッチ回路１１８の出力信号としてイ
ンバータ１２０の入力ノードに与えられる。

【０１００】図４に示したＡＣＴコマンドに対応するＶ
ＣＤ制御回路１０２が参照する信号はＡＣＴＦのみであ
る。図２１で示したＶＣＤ制御回路５３２は各バンクに
伝達された後の活性化信号ＺＲＡＳＥ０〜ＺＲＡＳＥ３
を参照していたが図４に示すＶＤＣ制御回路１０２はバ
ンクアドレスは参照しない点が異なる。つまり、バンク
に拘らず、とにかくＡＣＴコマンドが外部から与えられ
ると動作をする。

【０１０１】次にＶＤＣ制御回路１０２の動作を簡単に
説明する。まず信号ＡＣＴＦがＨレベルとなると、Ｐチ
ャネルＭＯＳトランジスタ１１２はゲートがＬレベルと
なるため導通する。そして、ＲＣ遅延回路１１６の内部
のキャパシタ１２６に電荷がチャージされる。そしてラ
ッチ回路１１８はセットされて信号ＰＷＲＵＰはＨレベ
ルに活性化される。信号ＡＣＴＦはクロック信号ＣＬＫ
ＩがＨレベルとなる期間だけ発生されるパルスであり、
ＡＣＴコマンドが入力された次のサイクルにおいてはＬ
レベルとなる。しかし、このパルスによってラッチ１１
８がセットされているためラッチ結果は保持される。

【０１０２】次に、ＡＣＴＦがＬレベルとなってから少
し時間が経過すると、ＮチャネルＭＯＳトランジスタ１
１４が導通状態となる。すると、抵抗１２４を介してキ
ャパシタ１２６に貯えられていた電荷が接地ノードに向
かって放電される。放電が進むと、ＮＡＮＤ回路１３０
の入力がＬレベルとなりラッチ１１８がリセットされ
る。応じて信号ＰＷＲＵＰはＬレベルに非活性化され
る。

【０１０３】以上説明したように、ＲＣ遅延回路１１６
が含む抵抗の抵抗値およびキャパシタの容量値とＮＡＮ
Ｄ回路１３０のしきい値で決定される幅のパルス信号を
ＡＣＴコマンドを起点にして発生することができる。Ｒ
Ｃ遅延回路の遅延時間を調整可能にすることでコンパレ
ータの貫通電流Ｉｃを増加させる時間の長さを増減させ
ることもできる。

【０１０４】図５は、ＡＣＴ［０］コマンドが入力され
たときにおける信号ＰＷＲＵＰの波形を示した図であ
る。

【０１０５】図５を参照して、ＡＣＴ［０］コマンドが
入力されると、図４に示したＲＣ遅延回路１１６によっ
て決定される遅延時間Ｔｄ１の間だけ信号ＰＷＲＵＰは
活性化する。

【０１０６】このような回路構成にすれば、図２６で示
したような短い間隔で連続してＡＣＴコマンドが入力さ
れるケースにおいても、図４におけるラッチ回路１１８
がＡＣＴコマンドが入力される度にセットされ、ＲＣ遅
延回路の内部におけるキャパシタが再充電されるので、
信号ＰＷＲＵＰはＨレベルに保持され活性化状態を維持
する。つまり、信号ＰＷＲＵＰがＬレベルに非活性化さ
れるタイミングは、最後に入力されたＡＣＴコマンドか
ら遅延時間Ｔｄ１後の時刻である。

【０１０７】したがって、図２５に示した回路構成と全
く同様の動作が可能であるだけではなく、必要な遅延回
路は１つだけであるので、面積的にも有利である。ま
た、各バンクから電圧降下回路近傍に配置されるＶＤＣ
制御回路にまで複数の配線を設ける必要がないため、チ
ップにおける配線領域の面積を小さくすることができ
る。

【０１０８】以上説明したように、実施の形態１に示し
た半導体記憶装置では、バンクアドレスに拘らずＡＣＴ
コマンドが入ったことだけを参照して制御パルスを発生
する。この制御パルスは内部で決まる遅延時間分のパル
ス幅を有しており、ＡＣＴコマンドが連続して入力され
た場合にも適切に貫通電流Ｉｃを制御することが可能で
ある。また、遅延段を複数持たなくてもよいため、回路
面積も縮小することができる。

【０１０９】また、ロウ系回路を非活性化する動作時に
おける消費電流の増加を補償する電圧降下回路の制御信
号の発生も同様な構成の回路をさらに設けることで可能
である。

【０１１０】さらに、セルフリフレッシュ時に内部カウ
ンタで決まる周期でロウ系回路の動作が行なわれる場合
には、内部カウンタの出力を信号ＡＣＴＦに代えてＶＤ
Ｃ制御回路１０２に与える構成にすれば、セルフリフレ
ッシュ時のロウ系回路の活性動作時の電源電流の増加に
電圧降下回路の応答速度を対応させることが可能とな
る。

【０１１１】［実施の形態２］実施の形態１は、ロウ系
回路の活性化時の消費電流の増加を補償する電圧降下回
路の制御信号を発生する構成に関するものであった。実
施の形態２においては、ロウ系回路の活性化コマンド入
力直後の消費電流のピークに加えて、非活性化コマンド
入力直後の消費電流のピークも同じ電圧降下回路で補償
する場合を考える。

【０１１２】図６は、実施の形態２の半導体記憶装置で
用いられるＶＤＣ制御回路１４０の構成を示す回路図で
ある。

【０１１３】図６を参照して、ＶＤＣ制御回路１４０
は、図４に示したＶＤＣ制御回路１０２の構成におい
て、インバータ１０４に代えて、信号ＰＲＥＦおよび信
号ＡＣＴＦを受けるＮＯＲ回路１４２を含む点が実施の
形態１のＶＤＣ制御回路１０２と異なる。他の構成は図
４に示した構成と同様であるので、説明は繰返さない。

【０１１４】つまり、ＶＤＣ制御回路１４０は、ＡＣＴ
コマンドおよびＰＲＥコマンドに起因する消費電流の増
加に対応するための制御信号ＰＷＲＵＰを発生する回路
である。電圧降下回路から見たときには、消費電流の増
加が発生するという点では両コマンドとも同じである。

【０１１５】したがって、原理的には実施の形態１と同
様な方法が使用できる。つまり、信号ＡＣＴＦまたは信
号ＰＲＥＦのいずれかが活性化されたときにラッチ１１
８をセットしキャパシタ１２６を充電すればよい。

【０１１６】図７は、ＶＤＣ制御回路１４０の出力する
波形を示した波形図である。図７を参照して、時刻ｔ１
において、コマンドＡＣＴ［０］が入力されると、ＲＣ
遅延回路１１６によって定まる遅延時間Ｔｄ１の間だけ
信号ＰＷＲＵＰが活性化される。また、時刻ｔ５におい
て、コマンドＰＲＥ［０］が入力されると、応じて遅延
時間Ｔｄ１の間だけ信号ＰＷＲＵＰは活性化されその後
に時刻ｔ６で非活性化される。このような制御方法は、
ＡＣＴコマンドおよびＰＲＥコマンドのときに発生する
消費電流のピークをＩＰＲが同じ程度でありかつ電流ピ
ークが発生する時刻ｔ１〜ｔ２の間および時刻ｔ５〜ｔ
６の間の期間がほぼ等しい場合には特に有効である。

【０１１７】以上のような構成とすることで、バンクア
ドレスに拘らずＡＣＴコマンドあるいはＰＲＥコマンド
が入ったことだけを参照して貫通電流Ｉｃを適切に制御
することが可能であり、バンク毎に対応する遅延回路を
設ける必要がなく、回路面積も縮小することができる。

【０１１８】［実施の形態３］周辺回路の動作電源電位
を発生する電圧降下回路にとって負荷が最も大きい期間
は、読出／書込動作（コラム系回路の動作）を指示する
ＲＥＡＤコマンドあるいはＷＲＩＴＥコマンドが入力さ
れてからの一定期間である。これらのコマンドが入力さ
れると電源電流の消費が急に増大するため、貫通電流Ｉ
ｃも大きくすべきである。

【０１１９】しかし、このときの貫通電流Ｉｃの値は、
アクティブスタンバイ時の消費電源電流の仕様から考え
ても、許容される値ではない。したがって、貫通電流Ｉ
ｃを増加させる期間は、コラム系回路が動作している期
間に限定すべきである。実施の形態３においては、コラ
ム系の回路動作に応じた貫通電流Ｉｃを増大させる制御
信号ＰＷＲＵＰを発生させる構成について述べる。

【０１２０】図８は、実施の形態３におけるＶＤＣ制御
回路１５０の構成を示すブロック図である。

【０１２１】図８を参照して、ＶＤＣ制御回路１５０
は、制御信号ｉｎｔ．ＲＡＳ，ｉｎｔ．ＣＡＳを受けて
信号ＣＯＬＦを出力するコマンドデコーダ１５２と、バ
ースト長等の設定を保持しているモードレジスタ設定回
路１５４と、モードレジスタ設定回路１５４からバース
ト長に対応する信号ＺＭＢＬｘを受けて制御信号ｉｎ
ｔ．ＲＡＳ、ｉｎｔ．ＣＡＳが入力されたことを起点と
してバースト長に対応する期間をクロック信号ＣＬＫＩ
を基準として内部でカウントするバースト長カウンタ１
５６と、信号ＣＯＬＦとバースト長カウンタ１５６が出
力する信号ＺＢＲＥＦとを受けて信号ＣＰ００を出力す
るコマンドデコーダ１５８と、クロック信号ＣＬＫＩに
同期して信号ＣＰ００から信号ＰＷＲＵＰを発生しかつ
バースト長カウンタ１５６に対して信号ＥＮＣＬＫを出
力するコラム活性化回路１６０とを含む。

【０１２２】図９は、図８におけるコマンドデコーダ１
５２の構成を示す回路図である。図９を参照して、コマ
ンドデコーダ１５２は、制御信号ｉｎｔ．ＲＡＳを受け
て反転するインバータ１７２と、制御信号ｉｎｔ．ＣＡ
Ｓとインバータ１７２の出力とを受けるＮＡＮＤ回路１
７４と、ＮＡＮＤ回路１７４の出力を受けて反転し信号
ＣＯＬＦを出力するインバータ１７６とを含む。

【０１２３】図１０は、図８におけるコマンドデコーダ
１５８の構成を示す回路図である。図１０を参照して、
コマンドデコーダ１５８は、電源ノードとノードＮ１１
との間に直列に接続されそれぞれゲートに信号ＣＯＬ
Ｆ、ＺＢＬＥＦを受けるＰチャネルＭＯＳトランジスタ
１７８、１８０と、ノードＮ１１と接地ノードとの間に
接続されゲートに信号ＣＯＬＦを受けるＮチャネルＭＯ
Ｓトランジスタ１８２と、ノードＮ１１に与えられた信
号のレベルを保持するラッチ回路１８４と、ノードＮ１
１のレベルを入力に受けて反転し信号ＣＰ００を出力す
るインバータ１８６とを含む。ラッチ回路１８４は、ノ
ードＮ１１に入力が接続されるインバータ１８８と、イ
ンバータ１８８の出力を受けて反転しノードＮ１１に反
転出力を与えるインバータ１９０とを含む。

【０１２４】図１１は、図８におけるバースト長カウン
タ１５６の構成を示す回路図である。

【０１２５】図１１を参照して、バースト長カウンタ１
５６は、制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳおよ
び信号ＥＮＣＬＫに応じてクロック信号ＣＬＫＩを受け
てクロック信号Ｃ１、Ｃ２、Ｃ４を発生するクロック発
生部２０２と、クロック信号Ｃ１、Ｃ２、Ｃ４に応じて
それぞれカウント動作を行なうカウント部２０４、２０
６、２０８と、カウント部２０４、２０６、２０８から
それぞれ出力される信号ＢＬ１、ＢＬ２、ＢＬ４のいず
れかを選択して信号ＺＢＬを出力する選択回路２１０
と、信号ＥＮＣＬＫ、ＺＢＬに応じて信号ＺＢＬＥＦを
出力するパルス生成部２１２とを含む。

【０１２６】クロック発生部２０２は、制御信号ｉｎ
ｔ．ＲＡＳを受けて反転するインバータ２２２と、制御
信号ｉｎｔ．ＣＡＳとインバータ２２２の出力とを受け
て信号ＺＲＳＴを出力するＮＡＮＤ回路２２４と、クロ
ック信号ＣＬＫＩと信号ＥＮＣＬＫを受けて信号ＺＣＫ
を出力するＮＡＮＤ回路２２８と、信号ＺＣＫを受けて
反転し信号ＣＫを出力するインバータ２３０と、信号Ｚ
ＲＳＴ、ＺＣＫを受けてクロック信号Ｃ１を出力するＮ
ＡＮＤ回路２２６とを含む。

【０１２７】クロック発生部２０２は、さらに、信号Ｂ
Ｌ１を受けて反転するインバータ２３２と、信号ＺＣＫ
とインバータ２３２の出力とを受けてクロック信号Ｃ２
を出力するＮＯＲ回路２３４と、信号ＢＬ１、ＢＬ２を
受けるＮＡＮＤ回路２３６と、信号ＺＣＫとＮＡＮＤ回
路２３６の出力を受けてクロック信号Ｃ４を出力するＮ
ＯＲ回路２３８とを含む。

【０１２８】カウント部２０４は、信号ＥＮＣＬＫを受
けて反転するインバータ２４０と、インバータ２４０の
出力を第１の入力に受けるＮＯＲ回路２４２と、ＮＯＲ
回路２４２の出力を受けて反転しＮＯＲ回路２４２の第
２の入力に与えるインバータ２５４と、クロック信号Ｃ
１がＬレベルのときに活性化してＮＯＲ回路２４２の出
力を反転して出力するクロックドインバータ２４４と、
クロックドインバータ２４４の出力と信号ＺＲＳＴとを
受けるＮＡＮＤ回路２４６と、ＮＡＮＤ回路２４６の信
号を受けてクロック信号Ｃ１がＨレベルのときに活性化
されて反転信号を出力するクロックドインバータ２４８
と、ＮＡＮＤ回路２４６の出力を受けて反転するインバ
ータ２５０と、インバータ２５０の出力を受けクロック
信号Ｃ１がＨレベルのときに活性化され反転出力をＮＯ
Ｒ回路２４２の第２の入力に与えるクロックドインバー
タ２５２とを含む。

【０１２９】クロックドインバータ２４４の出力とクロ
ックドインバータ２４８の出力は同じノードに与えら
れ、そのノードからは信号ＢＬ１が出力される。

【０１３０】カウント部２０６は、信号ＺＲＳＴが第１
の入力に与えられるＮＡＮＤ回路２６２と、ＮＡＮＤ回
路２６２の出力を受けてクロック信号Ｃ２がＨレベルの
ときに活性化され出力をＮＡＮＤ回路２６２の第２の入
力に与えるクロックドインバータ２７４と、ＮＡＮＤ回
路２６２の出力を受けクロック信号Ｃ２がＬレベルのと
きに活性化され反転信号を出力するクロックドインバー
タ２６４と、信号ＺＲＳＴとクロックドインバータ２６
４の出力とを受けるＮＡＮＤ回路２６６と、ＮＡＮＤ回
路２６６の出力を受けて反転するインバータ２７０と、
インバータ２７０の出力を受けクロック信号Ｃ２がＬレ
ベルのときに活性化されて反転信号を出力するクロック
ドインバータ２７２と、ＮＡＮＤ回路２６６の出力を受
けクロック信号Ｃ２がＨレベルのときに活性化され反転
信号を出力するクロックドインバータ２６８とを含む。

【０１３１】クロックドインバータ２７２の出力とクロ
ックドインバータ２７４の出力とはともにＮＡＮＤ回路
２６２の第２の入力に与えられる。クロックドインバー
タ２６４の出力とクロックドインバータ２６８の出力と
はともに同じノードに接続されており、このノードから
は信号ＢＬ２が出力される。

【０１３２】カウント部２０８は、信号ＺＲＳＴが第１
の入力に与えられるＮＡＮＤ回路２８２と、ＮＡＮＤ回
路２８２の出力を受けてクロック信号Ｃ４がＨレベルの
ときに活性化され出力をＮＡＮＤ回路２８２の第２の入
力に与えるクロックドインバータ２９４と、ＮＡＮＤ回
路２８２の出力を受けクロック信号Ｃ４がＬレベルのと
きに活性化され反転信号を出力するクロックドインバー
タ２８４と、信号ＺＲＳＴとクロックドインバータ２８
４の出力とを受けるＮＡＮＤ回路２８６と、ＮＡＮＤ回
路２８６の出力を受けて反転するインバータ２９０と、
インバータ２９０の出力を受けクロック信号Ｃ４がＬレ
ベルのときに活性化されて反転信号を出力するクロック
ドインバータ２９２と、ＮＡＮＤ回路２８６の出力を受
けクロック信号Ｃ４がＨレベルのときに活性化され反転
信号を出力するクロックドインバータ２８８とを含む。

【０１３３】クロックドインバータ２９２の出力とクロ
ックドインバータ２９４の出力とはともにＮＡＮＤ回路
２８２の第２の入力に与えられる。クロックドインバー
タ２８４の出力とクロックドインバータ２８８の出力と
はともに同じノードに接続されており、このノードから
は信号ＢＬ４が出力される。

【０１３４】選択回路２１０は、バースト長が１である
ときにＬレベルにされる信号ＺＭＢＬ１によって活性化
され信号ＢＬ１を反転して信号ＺＢＬを出力するクロッ
クドインバータ３０２と、バースト長が２であるときに
Ｌレベルにされる信号ＺＭＢＬ２によって活性化され信
号ＢＬ２を受けて反転し信号ＺＢＬを出力するクロック
ドインバータ３０４と、バースト長が４であるときにＬ
レベルにされる信号ＺＭＢＬ４によって活性化され信号
ＢＬ４を受けて反転し信号ＺＢＬを出力するクロックド
インバータ３０６とを含む。

【０１３５】パルス生成部２１２は、信号ＥＮＣＬＫを
受けて反転するインバータ３１２と、信号ＣＫがＨレベ
ルのときに活性化されて信号ＺＢＬを受けて反転するク
ロックドインバータ３１４と、インバータ３１２とクロ
ックドインバータ３１４の出力を受けるＮＯＲ回路３１
６と、ＮＯＲ回路３１６の出力を受けて反転しクロック
ドインバータ３１４の出力ノードに与えるインバータ３
１８と、ＮＯＲ回路３１６の出力と信号ＺＢＬとを受け
るゲート回路３２０とを含む。ゲート回路３２０は、Ｎ
ＯＲ回路３１６の出力と信号ＺＢＬの反転信号とのＮＡ
ＮＤ論理を出力する。

【０１３６】パルス生成部２１２はさらに、ゲート回路
３２０の出力を受け信号ＣＫがＬレベルのときに活性化
され反転信号を出力するクロックドインバータ３２２
と、信号ＥＮＣＬＫとクロックドインバータ３２２の出
力とを受けるＮＡＮＤ回路３２４と、ＮＡＮＤ回路３２
４の出力を受け信号ＣＫがＨレベルのときに活性化され
反転出力をクロックドインバータ３２２の出力ノードに
与えるクロックドインバータ３２６と、ＮＡＮＤ回路３
２４の出力を受けて反転するインバータ３２８と、イン
バータ３２８の出力および信号ＣＫを受けて信号ＺＢＬ
ＥＦを出力するＮＡＮＤ回路３３０とを含む。

【０１３７】図１２は、図９〜図１１に示したコマンド
デコーダ１５２、１５８およびバースト長カウンタ１５
６の動作を説明するための動作波形図である。

【０１３８】図１２を参照して、時刻ｔ１において制御
信号ｉｎｔ．ＣＡＳおよび制御信号ｉｎｔ．ＲＡＳの変
化によって半導体記憶装置にコマンドが入力される。図
９に示したコマンドデコーダ１５２では、これらの信号
に応じてリードコマンドまたはライトコマンドが入力さ
れたときに信号ＣＯＬＦが活性化される。

【０１３９】応じて図１０に示したコマンドデコーダ１
５８で基準となる信号ＣＰ００が活性化される。信号Ｃ
Ｐ００の活性化に応じて後に説明するカラム活性化回路
１６０からクロックを有効にする信号ＥＮＣＬＫが一定
期間出力される。信号ＥＮＣＬＫが活性化されている間
に、図１１におけるクロック発生部２０２によって、ク
ロック信号ＣＬＫＩに基づいて信号ＣＫ、ＺＣＫおよび
クロック信号Ｃ１、Ｃ２、Ｃ４が発生される。時刻ｔ１
〜ｔ２の間は、クロック発生部２０２において出力され
る信号ＺＲＳＴによって、カウント部２０４、２０６、
２０８はリセットされている。

【０１４０】時刻ｔ２においてリセットが解除される
と、カウント部２０４はクロック信号Ｃ１の立下がりに
応じてカウント動作を開始し、カウント部２０６はクロ
ック信号Ｃ２の立下がりに応じてカウント動作を開始す
る。同じくカウント部２０８はクロック信号Ｃ４の立下
がりに応じてカウントを開始する。

【０１４１】モードレジスタ回路から送られてくるバー
スト長を指示する信号ＺＭＢＬ１，ＺＭＢＬ２，ＺＭＢ
Ｌ４に基づいてカウント部２０４、２０６、２０８の出
力信号である信号ＢＬ１、ＢＬ２、ＢＬ４の中からいず
れかの信号が選択される。

【０１４２】図１２に示した波形例においては、バース
ト長が４であることを指示する信号ＺＭＢＬ４がＬレベ
ルになっており、活性化されている。信号ＺＭＢＬ１、
ＺＭＢＬ２はＨレベルになっており非活性化されてい
る。

【０１４３】したがって、信号ＺＢＬには信号ＢＬ４が
出力されそして、時刻ｔ５からｔ６の間パルス生成部２
１２によって信号ＺＢＬＥＦはＬレベルに初期化され応
じて図１０に示したコマンドデコーダ１５８は初期化さ
れ信号ＣＰ００はＬレベルになる。

【０１４４】ＲＥＡＤコマンドやＷＲＩＴＥコマンドは
入力時にはバンクアドレスを伴って入力されるが、以上
示した構成においては、バンクアドレスは参照しない。
また、ＲＥＡＤコマンドまたはＷＲＩＴＥコマンドが入
力されたことは、制御信号ｉｎｔ．ＲＡＳおよびｉｎ
ｔ．ＣＡＳの組合せで判断できるので、コマンドデコー
ダ１５２はこれらに従って制御信号ＣＯＬＦを活性化す
る。ＲＥＡＤコマンドかＷＲＩＴＥコマンドかの区別は
ｉｎｔ．ＷＥを用いて行なうのであるが、コラム系の電
源制御はこれらのコマンドに共通して行なわれるため制
御信号ｉｎｔ．ＷＥは使用しない。

【０１４５】図１３は、図８におけるコラム系活性化回
路１６０の構成を示す回路図である。

【０１４６】図１３を参照して、コラム活性化回路１６
０は、コマンドデコーダ１５８から出力される信号ＣＰ
００を受けて反転し信号ＣＰ０を出力するインバータ３
４８と、クロック信号ＣＬＫＩを受けて反転するインバ
ータ３４２、３４４、３４６と、インバータ３４２の出
力に応じて信号ＣＰ０をラッチするラッチ３５０と、ク
ロック信号ＣＬＫＩに応じてラッチ３５０の出力信号Ｃ
Ｐ１をラッチするラッチ３５２と、インバータ３４４の
出力に応じてラッチ３５２の出力信号ＣＰ２をラッチす
るラッチ３５４と、クロック信号ＣＬＫＩに応じてラッ
チ３５４の出力信号ＣＰ３をラッチするラッチ３５８
と、インバータ３４６の出力信号に応じてラッチ３５８
の出力信号ＣＰ４をラッチするラッチ３６０とを含む。

【０１４７】コラム活性化回路１６０は、さらに、信号
ＣＰ０、ＣＰ１、ＣＰ２を受けるＮＡＮＤ回路３６２
と、信号ＣＰ３、ＣＰ４とラッチ３６０の出力信号ＣＰ
５とを受けるＮＡＮＤ回路３６４と、ＮＡＮＤ回路３６
２の出力を受けて反転するインバータ３６６と、インバ
ータ３６６の出力を受けて反転し信号ＥＮＣＬＫを出力
するインバータ３６８と、ＮＡＮＤ回路３６２、３６４
の出力を受けるＮＯＲ回路３７０と、ＮＯＲ回路３７０
の出力を受けて反転し信号ＰＷＲＵＰを出力するインバ
ータ３７２とを含む。

【０１４８】図１４は、図１３におけるラッチ３５０の
構成を示す回路図である。図１４を参照して、ラッチ３
５０は、入力信号ＤＩＮを受けてクロック信号ＣＫＬに
応じて活性化されるクロックドインバータ３７２と、ク
ロックドインバータ３７２の出力を受けて反転し信号Ｄ
ＯＵＴを出力するインバータ３７４と、インバータ３７
４の出力を受けて反転しインバータ３７４の入力にフィ
ードバックするインバータ３７６とを含む。

【０１４９】ここで、入力信号ＤＩＮは、図１３におけ
る信号ＣＰ０に対応する。信号ＤＯＵＴは図１３におけ
る信号ＣＰ１に対応する。またクロック信号ＣＫＬは図
１３におけるインバータ３４２の出力に対応する。図１
３におけるラッチ３５２〜３６０はラッチ３５０と同様
な構成を有するため説明は繰返さない。

【０１５０】図１５は、コラム活性信号発生回路１６０
の動作を説明するための動作波形図である。

【０１５１】図１３、図１５を参照して、時刻ｔ１にお
いて、ＷＲＩＴＥコマンドまたはＲＥＡＤコマンドが入
力されると、図９に示したコマンドデコーダ１５２、図
１０に示したコマンドデコーダ１５８の働きにより信号
ＣＰ００が活性化され応じて信号ＰＷＲＵＰは活性化さ
れる。ラッチ３５０〜３６０によってこの立上がりエッ
ジは０．５クロックずつ遅延される。

【０１５２】図１２で示した信号ＺＢＬＥＦの立下がり
に応じて信号ＣＰ００は時刻ｔ２において非活性化され
る。信号ＣＰ００の立下がりエッジもラッチ３５０〜３
６０によって遅延されこれらの遅延により信号ＰＷＲＵ
Ｐの立下がりエッジは２．５クロックサイクルだけ信号
ＣＰ００の立下がりエッジよりも遅れて立下がる。

【０１５３】ＲＥＡＤコマンドあるいはＷＲＩＴＥコマ
ンドに起因する内部の動作はバースト長だけでなく、ラ
イト動作時ならＰＲＥコマンドを受付るまでに最後のデ
ータをきちんとセルに書込むための時間、すなわち、ラ
イトリカバリ時間ｔＷＲが必要である。また、リード動
作時ならば、実際にデータがＤＱピンから読出されるま
での遅延時間、すなわち、ＣＡＳレイテンシ（ＣＬ）が
必要となる。

【０１５４】つまり、コマンドに対応して内部回路が動
作している時間はバースト長より長い。コマンドに応じ
てバースト長よりも信号ＰＷＲＵＰを長時間活性化して
おかなければならない。ライトリカバリ時間ｔＷＲやＣ
ＡＳレイテンシは同期型半導体記憶装置の規格において
時間が規定されているので、コラム系活性期間は、バー
スト長から規定されたサイクルだけ延ばした期間とな
る。

【０１５５】つまり、コラム活性信号発生回路１６０
は、信号ＣＰ００がＨレベルからＬレベルに立下がるタ
イミングを２．５クロックだけ後ろにずらしている。電
源電流の消費が大きい期間はコラム系活性期間と一致す
るので、この回路出力を信号ＰＷＲＵＰとして電圧降下
回路ＶＤＣの貫通電流Ｉｃを制御することに使用するこ
とができる。

【０１５６】また、コラム活性信号発生回路１６０から
は、バーストカウンタを活性化させる信号ＥＮＣＬＫも
出力される。これは、信号ＣＰ００がＨレベルからＬレ
ベルに立下がるタイミングを１．５クロックだけ後ろに
ずらしたものである。

【０１５７】以上のようにして、コラム系動作が行なわ
れる期間貫通電流Ｉｃを増加させることを指示する信号
ＰＷＲＵＰを発生することができる。実施の形態３で示
した回路構成は、バンクアドレスが全く絡まない回路構
成である。

【０１５８】また、コラム活性信号発生回路以外の回路
は、もともとコラム系の動作自体で必要とされる回路で
あるので、これらを制御信号ＰＷＲＵＰを発生するため
に共用することができる。

【０１５９】したがって、バンクアドレスに依存せず、
少ない追加回路でコラム系動作時の電源電流増加に対し
て最適な貫通電流Ｉｃの制御を行なうことができる。

【０１６０】［実施の形態４］ロウ系およびコラム系動
作による電源電流の変化を１つの電圧降下回路ＶＤＣで
まかなう場合には実施の形態１〜実施の形態３で示した
制御信号ＰＷＲＵＰの発生する構成を組合せて用いるこ
とができる。

【０１６１】図１６は、実施の形態４において用いられ
るＶＤＣ制御回路３８０の構成を示す回路図である。

【０１６２】図１６を参照して、ＶＤＣ制御回路３８０
は、図６に示したＶＤＣ制御回路１４０と、図８に示し
たＶＤＣ制御回路１５０とを含む。ＶＤＣ制御回路１４
０の出力信号を信号ＰＷＲＵＰ１として使用し、ＶＤＣ
制御回路１５０の出力信号をＰＷＲＵＰ２として使用す
る。ＶＤＣ制御回路１４０と１５０の構成は図６、図８
において説明しているので説明は繰返さない。

【０１６３】ＶＤＣ制御回路３８０は、さらに、信号Ｐ
ＷＲＵＰ１と信号ＰＷＲＵＰ２とを受けるＮＯＲ回路３
８２と、ＮＯＲ回路３８２の出力を受けて反転し信号Ｐ
ＷＲＵＰを出力するインバータ３８４とを含む。

【０１６４】このような構成にすることによってＡＣＴ
コマンドまたはＰＲＥコマンドによりロウ系回路が活性
化されたとき、および、ＷＲＩＴＥコマンドまたはＲＥ
ＡＤコマンドによりコラム系回路が活性化されたときに
信号ＰＷＲＵＰがＨレベルとなり貫通電流Ｉｃが増加す
る。つまり、図２４で説明した信号ＰＷＲＵＰと同様な
波形を作ることが可能である。

【０１６５】以上により、バンクアドレスによらず、簡
単な回路構成で複雑な電源電流消費の変化に対応できる
電圧降下回路の制御が可能となる。

【０１６６】［実施の形態５］実施の形態４では、ロウ
系回路が活性化することによる電源電流消費に対応する
期間を決める信号ＰＷＲＵＰ１と、コラム系回路が活性
化することによる電源電流消費増に対応する期間を決め
るＰＷＲＵＰ２を組合せて信号ＰＷＲＵＰを発生させて
いた。これは、図３に示したＶＤＣ３６を使用する場合
に好適に用いることができる方法である。しかし、貫通
電流Ｉｃを制御するトランジスタの数を増やし、１つの
コンパレータで負荷に応じて細かく貫通電流Ｉｃを切換
えて電源電流消費の変化に対応することも考えられる。

【０１６７】図１７は、実施の形態５でＶＤＣ３６に代
えて用いられるＶＤＣ３９０の構成を示す回路図であ
る。

【０１６８】図１７を参照して、電圧降下回路３９０
は、電源電位Ｖｄｄと参照電位Ｖｒｅｆを比較して比較
結果信号ＤＯを出力するコンパレータ３９２と、比較結
果信号ＤＯに応じて外部電源電位ｅｘｔ．Ｖｄｄをもと
に電源電位Ｖｄｄを駆動するドライバ３９４とを含む。

【０１６９】コンパレータ３９２は、外部電源電位ｅｘ
ｔ．Ｖｄｄが与えられるノードとノードＮ２７との間に
接続されゲートがノードＮ２８に接続されるＰチャネル
ＭＯＳトランジスタ３９６と、ノードＮ２７とノードＮ
２６との間に接続されゲートが参照電位Ｖｒｅｆと結合
されるＮチャネルＭＯＳトランジスタ３９８と、外部電
源電位ｅｘｔ．Ｖｄｄが与えられるノードとノードＮ２
８との間に接続されゲートがノードＮ２８と接続される
ＰチャネルＭＯＳトランジスタ４００と、ノードＮ２８
とノードＮ２６との間に接続されゲートが電源電位Ｖｄ
ｄと結合されるＮチャネルＭＯＳトランジスタ４０２
と、ノードＮ２６と接地ノードとの間に接続されゲート
が外部電源電位ｅｘｔ．Ｖｄｄに結合されるＮチャネル
ＭＯＳトランジスタ４０４と、ノードＮ２６と接地ノー
ドとの間に接続されゲートに信号ＰＷＲＵＰ１を受ける
ＮチャネルＭＯＳトランジスタ４０６と、ノードＮ２６
と接地ノードとの間に接続されゲートに信号ＰＷＲＵＰ
２を受けるＮチャネルＭＯＳトランジスタ４０８とを含
む。

【０１７０】ノードＮ２７からはコンパレータの出力信
号である比較結果信号ＤＯが出力される。

【０１７１】ドライバ３９４は、外部電源電位ｅｘｔ．
Ｖｄｄが与えられるノードとノードＮ２９との間に接続
されゲートに比較結果信号ＤＯを受けるＰチャネルＭＯ
Ｓトランジスタ４１０を含む。ノードＮ２９からは半導
体記憶装置の各ブロックに対して電源電位Ｖｄｄが出力
される。

【０１７２】貫通電流Ｉｃは、常時導通状態にあるＮチ
ャネルＭＯＳトランジスタ４０４と、ロウ系回路が活性
化したことを表わす信号ＰＷＲＵＰ１をゲートに受ける
ＮチャネルＭＯＳトランジスタ４０６と、コラム系回路
が活性化したことを表わす信号ＰＷＲＵＰ２をゲートに
受けるＮチャネルＭＯＳトランジスタ４０８によって制
御される。ＮチャネルＭＯＳトランジスタ４０６はロウ
系回路が活性化動作に伴う消費電流増に対応してそのサ
イズが決定される。ＮチャネルＭＯＳトランジスタ４０
８はコラム系回路が活性化動作に伴う消費電流増に対応
してそのサイズが決定される。

【０１７３】このような構成とすることで、ロウ系回路
が活性化したときとコラム系回路が活性化したときで電
源電流の消費量が異なる場合でも、それぞれの状態に適
切な貫通電流Ｉｃを設定することができる。

【０１７４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１７５】

【発明の効果】請求項１、２に記載の半導体記憶装置
は、バンク数によらないシンプルな構成を有し、かつ、
各バンクの活性化状態をモニタするための配線が不要な
制御回路で、バンク間で共有される電圧降下回路の応答
速度の制御を行ない電圧降下回路自身の消費電流を抑え
ることができるので、チップ面積を抑えつつ低消費電流
化を図ることができる。

【０１７６】請求項３、４に記載の半導体記憶装置は、
請求項２に記載の半導体記憶装置の奏する効果に加え
て、電圧降下回路の比較器の駆動電流を必要に応じて切
りかえるので消費電流を低減することができる。

【０１７７】請求項５に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の奏する効果に加えて、内
部でコマンドに対応する幅の制御パルスを発生すること
ができる。

【０１７８】請求項６〜８に記載の半導体記憶装置は、
請求項５に記載の半導体記憶装置の奏する効果に加え
て、行系のコマンド入力時の消費電流増に対応するため
の制御信号を発生することができる。

【０１７９】請求項９〜１１に記載の半導体記憶装置
は、請求項５に記載の半導体記憶装置の奏する効果に加
えて、列系のコマンド入力時の消費電流増に対応するた
めの制御信号を発生することができる。

【０１８０】請求項１２、１３に記載の半導体記憶装置
は、請求項５に記載の半導体記憶装置の奏する効果に加
えて、行系のコマンド入力時の消費電流増に対応するた
めの制御信号を発生すること、および、列系のコマンド
入力時の消費電流増に対応するための制御信号を発生す
ることができる。

【０１８１】請求項１４に記載の半導体記憶装置は、請
求項１２に記載の半導体記憶装置が奏する効果に加え
て、行系のコマンド入力時の消費電流の増加分と列系の
コマンド入力時の消費電流増の増加分とが異なる場合で
も、電圧降下回路の応答速度を細かく制御し電圧降下回
路で消費される電流の最適化をすることで、いっそう消
費電流を低減させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置１の
構成を示す概略ブロック図である。

【図２】図１におけるＶｒｅｆ発生回路３４の構成を
示す回路図である。

【図３】図１における電圧降下回路（ＶＤＣ）３６の
構成を示す回路図である。

【図４】信号ＰＷＲＵＰを発生する回路構成を説明す
るための回路図である。

【図５】ＡＣＴ［０］コマンドが入力されたときにお
ける信号ＰＷＲＵＰの波形を示した図である。

【図６】実施の形態２の半導体記憶装置で用いられる
ＶＤＣ制御回路１４０の構成を示す回路図である。

【図７】ＶＤＣ制御回路１４０の出力する波形を示し
た波形図である。

【図８】実施の形態３におけるＶＤＣ制御回路１５０
の構成を示すブロック図である。

【図９】図８におけるコマンドデコーダ１５２の構成
を示す回路図である。

【図１０】図８におけるコマンドデコーダ１５８の構
成を示す回路図である。

【図１１】図８におけるバースト長カウンタ１５６の
構成を示す回路図である。

【図１２】図９〜図１１に示したコマンドデコーダ１
５２、１５８およびバースト長カウンタ１５６の動作を
説明するための動作波形図である。

【図１３】図８におけるコラム系活性化回路１６０の
構成を示す回路図である。

【図１４】図１３におけるラッチ３５０の構成を示す
回路図である。

【図１５】コラム活性信号発生回路１６０の動作を説
明するための動作波形図である。

【図１６】実施の形態４において用いられるＶＤＣ制
御回路３８０の構成を示す回路図である。

【図１７】実施の形態５でＶＤＣ３６に代えて用いら
れるＶＤＣ３９０の構成を示す回路図である。

【図１８】従来の半導体チップの例であるシンクロナ
スダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）
５０１の構成を示すブロック図である。

【図１９】ＳＤＲＡＭのライト動作時の外部信号波形
を示す動作波形図である。

【図２０】消費電流の時間的変化を示す概略波形図で
ある。

【図２１】図１８におけるＶＤＣ制御回路５３２の構
成を説明するための図である。

【図２２】図２１における選択回路９６の構成を示す
回路図である。

【図２３】信号ＰＷＲＵＰを説明するための波形図で
ある。

【図２４】より消費電流の増減に忠実にコンパレータ
の貫通電流Ｉｃを制御するための信号ＰＷＲＵＰの波形
を検討するための波形図である。

【図２５】ＡＣＴコマンドに対応する信号ＰＷＲＵＰ
の活性化を制御する回路５９０の構成を示す回路図であ
る。

【図２６】図２５に示した回路にコマンドＡＣＴ
［０］〜ＡＣＴ［３］が連続して入力された場合の波形
を示す動作波形図である。

【符号の説明】

１半導体記憶装置、８コントロール回路＆モードレ
ジスタ、１０電源電圧発生回路、１０＃０〜１０＃３
行デコーダ＆ワードドライバ、１２＃０〜１２＃３
列デコーダ、１４＃０〜１４＃３メモリアレイバン
ク、１６＃０〜１６＃３センスアンプ、１８＃０〜１
８＃３プリアンプ＆ライトドライバ、３２ＶＤＣ制
御回路、３４Ｖｒｅｆ発生回路、３６，３９０ＶＤ
Ｃ、７２コンパレータ、７４ドライバ、９４，１５
２，１５８コマンドデコーダ、１０２，１４０，１５
０，３８０ＶＤＣ制御回路、１１６ＲＣ遅延回路、
１１８ラッチ回路、１２４抵抗、１２６キャパシ
タ、１５６バースト長カウンタ、１６０コラム活性
化回路、８４，８６，４０４，４０６，４０８Ｎチャ
ネルＭＯＳトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者濱本武史東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者光井克吉東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 5B024 AA01 AA07 BA21 BA23 BA27 BA29 CA11 CA16

Claims

【特許請求の範囲】

【請求項１】与えられる信号に応じたコマンドを出力
するコマンド受信回路と、与えられる信号に応じた行アドレス、列アドレスおよび
バンクアドレスを出力するアドレス受信回路と、前記コマンド出力回路の出力および前記アドレス受信回
路の出力に応じて動作を行なう第１の内部回路とを備
え、前記第１の内部回路は、各々が行列状に配置されるメモリセルを有し、前記コマ
ンドおよび前記バンクアドレスに応じて活性化される複
数のバンクと、各前記バンクに対応して設けられ、前記コマンドおよび
前記行アドレスに応じて前記メモリセルの行の選択に関
連する動作をする行系回路と、各前記バンクに対応して設けられ、前記コマンドおよび
前記列アドレスに応じて前記メモリセルの列の選択に関
連する動作をする列系回路とを含み、前記コマンドに応じて動作を行なう第２の内部回路をさ
らに備え、前記第２の内部回路は、前記第１の内部回路に動作電源電位を供給する電源回路
を含み、前記電源回路は、前記動作電源電位の目標値である参照電位を発生する参
照電位発生回路と、前記コマンドに対応する活性化時間および応答速度を選
択し、前記活性化時間の間前記応答速度に対応する応答
制御信号を活性化する応答速度制御回路と、前記応答制御信号に応じた応答速度で動作し、外部電源
電位を受けて、前記参照電位まで電圧降下させて前記動
作電源電位を出力する電圧降下回路とを含む、半導体記
憶装置。
【請求項２】前記電圧降下回路は、前記参照電位と前記動作電源電位とを比較する比較回路
を有し、前記比較回路は、前記比較回路を駆動する駆動電流を前記応答制御信号に
応じて決定する電流制限部を有し、前記比較回路の出力に応じて前記外部電源電位を受けて
前記電圧降下回路の出力を駆動する駆動回路をさらに有
し、前記応答速度は、前記駆動電流に基づき決定される、請
求項１に記載の半導体記憶装置。
【請求項３】前記コマンドは、第１のコマンド群を含み、前記電流制限部は、前記応答制御信号の非活性化状態における応答速度に対
応する第１の電流を流す第１の電流制限回路と、前記第１の電流制限回路と並列的に設けられ、前記応答
制御信号の活性化に応じて前記第１のコマンド群に対応
する第２の電流を流す第２の電流制限回路とを含む、請
求項２に記載の半導体記憶装置。
【請求項４】前記コマンドは、第２のコマンド群をさらに含み、前記第１の電流制限回路と並列的に設けられ、前記応答
制御信号の活性化に応じて前記第２のコマンド群に対応
する第３の電流を流す第３の電流制限回路をさらに含
む、請求項３に記載の半導体記憶装置。
【請求項５】前記応答速度制御回路は、前記コマンドが入力されたことを検出する検出回路と、前記検出回路の出力を前記活性化時間に対応する時間遅
延させ、活性化終了信号を出力する第１の遅延回路と、検出回路の出力に応じて出力が活性化され前記活性化終
了信号に応じて出力が非活性化される状態保持回路とを
有する、請求項２に記載の半導体記憶装置。
【請求項６】前記コマンドは、前記行系回路の制御を指示する行系コマンドを含み、前記検出回路は、前記行系コマンドが入力されたことを検出する行コマン
ド検出回路を含み、前記第１の遅延回路は、前記行コマンド検出回路の出力に応答して電荷を蓄積す
るキャパシタと、前記電荷を前記活性化時間に対応する時間で放電するた
めの抵抗素子とをさらに有する、請求項５に記載の半導
体記憶装置。
【請求項７】前記行系コマンドは、前記行系回路の動作の開始を指示する行動作開始指示コ
マンドと、前記行系回路の動作の終了を指示する行動作終了指示コ
マンドとを含む、請求項６に記載の半導体記憶装置。
【請求項８】前記応答速度制御回路は、前記検出回路の出力に応じて導通し前記キャパシタの一
方端に第１の電位を与える第１のスイッチ回路と、前記検出回路の出力を受けて遅延させて出力する第２の
遅延回路と、前記キャパシタの前記一方端を前記抵抗素子を介して第
２の電位に結合する経路上に設けられ、前記第２の遅延
回路の出力に応じて導通する第２のスイッチ回路とをさ
らに有し、前記第１の遅延回路は、前記キャパシタの前記一方端の
電位に応じて前記活性化終了信号を出力する、請求項６
に記載の半導体記憶装置。
【請求項９】前記コマンドは、前記列系回路の制御を指示する列系コマンドを含み、前記検出回路は、前記列系コマンドが入力されたことを検出する列コマン
ド検出回路を含み、前記第１の遅延回路は、前記列コマンド検出回路の出力に応じてクロック信号に
同期した計数動作を行ない、バースト長に相当する時間
後出力に前記活性化終了信号を出力するバースト長カウ
ント回路を有する、請求項５に記載の半導体記憶装置。
【請求項１０】前記応答速度制御回路は、前記状態保持回路の出力を受けて、前記列系コマンドに
対応する回路動作が終了するまで前記活性化期間を延長
して、前記応答制御信号を出力する列活性化パルス発生
回路をさらに有する、請求項９に記載の半導体記憶装
置。
【請求項１１】前記列系コマンドは、前記列系回路によって選択された前記メモリセルからデ
ータを読出す読出コマンドと、前記列系回路によって選択された前記メモリセルにデー
タを書込む書込コマンドとを含む、請求項９に記載の半
導体記憶装置。
【請求項１２】前記コマンドは、前記行系回路の制御を指示する行系コマンドと、前記列系回路の制御を指示する列系コマンドとを含み、前記検出回路は、前記行系コマンドが入力されたことを検出する行コマン
ド検出回路と、前記列系コマンドが入力されたことを検出する列コマン
ド検出回路とを含み、前記第１の遅延回路は、前記行系コマンドの入力に応じて行応答制御信号を出力
する行応答制御回路と、前記列系コマンドの入力に応じて列応答制御信号を出力
する列応答制御回路とを有する、請求項５に記載の半導
体記憶装置。
【請求項１３】前記応答速度制御回路は、前記行応答制御信号と前記列応答制御信号のうち少なく
ともいずれか一方が活性化したことに応じて前記応答制
御信号を活性化する出力回路をさらに有する、請求項１
２に記載の半導体記憶装置。
【請求項１４】前記応答制御信号は、前記行応答制御信号と、前記列応答制御信号とを含み、前記電圧降下回路は、前記行応答制御信号と列応答制御信号のいずれかに応じ
て応答速度が増す、前記動作電源電位と前記参照電位と
を比較する比較回路と、前記比較回路の出力に応じて前記外部電源電位を受けて
前記電圧降下回路の出力を駆動する駆動回路とをさらに
有する、請求項１２に記載の半導体記憶装置。