JP2006134567A - 電圧発生回路及びこの回路を備えた半導体メモリ装置 - Google Patents
電圧発生回路及びこの回路を備えた半導体メモリ装置 Download PDFInfo
- Publication number
- JP2006134567A JP2006134567A JP2005322719A JP2005322719A JP2006134567A JP 2006134567 A JP2006134567 A JP 2006134567A JP 2005322719 A JP2005322719 A JP 2005322719A JP 2005322719 A JP2005322719 A JP 2005322719A JP 2006134567 A JP2006134567 A JP 2006134567A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- signal
- precharge
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 79
- 230000004044 response Effects 0.000 claims abstract description 55
- 238000001514 detection method Methods 0.000 claims description 60
- 230000004913 activation Effects 0.000 claims description 48
- 230000003213 activating effect Effects 0.000 claims description 8
- 230000003247 decreasing effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 20
- 230000006870 function Effects 0.000 description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 8
- 101000852539 Homo sapiens Importin-5 Proteins 0.000 description 6
- 102100036340 Importin-5 Human genes 0.000 description 6
- 241001323319 Psen Species 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 102100021568 B-cell scaffold protein with ankyrin repeats Human genes 0.000 description 1
- 101000971155 Homo sapiens B-cell scaffold protein with ankyrin repeats Proteins 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Abstract
【解決手段】本発明は、電圧発生回路及びこの回路を備えた半導体メモリ装置を開示する。本発明の電圧発生回路は、外部から入力される信号に応答して内部電圧を発生する内部電圧発生部と、前記外部から信号が所定の時間内に連続的に入力されると、検知信号を出力する検知部と、前記検知信号に応答して制御信号を出力する制御信号発生部と、前記制御信号に応答して前記内部電圧を補償する補償部とを備える。
【選択図】図7
Description
24−1…検知信号発生部
24−2…検知信号発生部
24−3…検知信号発生部
24−4…検知信号発生部
40…内部電源電圧発生部
42…ORゲート
44…波形発生部
46…内部電圧駆動部
70…電圧補償回路
72…検知部
74…パルス発生部
76…内部電圧補償部
722…パルス発生部
724…NORゲート
Claims (19)
- 外部から入力される信号に応答して内部電圧を発生する内部電圧発生部と、
前記外部から入力される信号が所定の時間内に連続的に入力されると、検知信号を出力する検知部と、
前記検知信号に応答して制御信号を出力する制御信号発生部と、
前記制御信号に応答して前記内部電圧を補償する補償部と
を備えることを特徴とする電圧発生回路。 - 前記検知部は、
前記外部から信号が入力されると、所定のパルス幅を有するパルス信号を出力するパルス発生部と、
前記パルス信号と前記外部から入力される信号とを組み合わせて前記検知信号を出力する検知信号出力部と
を備えることを特徴とする請求項1に記載の電圧発生回路。 - 前記補償部は、
目標とする前記内部電圧のレベルがポジティブレベルを有する場合には、前記内部電圧を増加させることを特徴とする請求項1に記載の電圧発生回路。 - 前記補償部は、
目標とする前記内部電圧のレベルがネガティブレベルを有する場合には、前記内部電圧を減少させることを特徴とする請求項1に記載の電圧発生回路。 - 複数のバンクで構成されるメモリセルアレイと、
外部から入力される命令語及び外部から入力されるバンクアドレス信号に応答して前記複数のバンクに共通に印加される内部電圧を出力する電圧出力回路と、
前記命令語が所定の時間内に連続的に入力される場合、前記出力電圧を所定のレベルに作る電圧補償回路と
を備えることを特徴とする半導体メモリ装置。 - 前記電圧補償回路は、
前記命令語が所定の時間内に連続的に入力されると、検知信号を出力する検知部と、
前記検知信号に応答して制御信号を出力する制御信号発生部と、
前記制御信号に応答して前記出力電圧を所定のレベルに変化させる補償部と
を備えることを特徴とする請求項5に記載の半導体メモリ装置。 - 前記検知部は、
前記命令語が入力されると、所定のパルス幅を有するパルス信号を出力するパルス発生部と、
前記パルス信号と前記命令語とを組み合わせて前記検知信号を出力する検知信号出力部と
を備えることを特徴とする請求項6に記載の半導体メモリ装置。 - 前記メモリセルアレイは、
ワードラインとビットライン対との間に連結されるメモリセルと、
プリチャージ信号に応答して前記ワードラインをプリチャージするワードラインプリチャージ部と、
ビットラインセンスイネーブル信号に応答して前記ビットライン対の信号を検知し増幅するビットラインセンスアンプと
を備えることを特徴とする請求項5に記載の半導体メモリ装置。 - 前記出力電圧は、
前記ビットラインセンスアンプがデータを検知及び増幅するのに必要な内部電源電圧であることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記出力電圧は、
前記ワードラインを活性化させるのに必要な高電圧であることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記出力電圧は、
前記ワードラインをプリチャージするのに必要なプリチャージ電圧であることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記電圧出力回路は、
外部から入力されるロウ活性化命令と前記バンクアドレス信号とを組み合わせて前記ビットラインセンスイネーブル信号を各々出力する複数の検知信号発生部と、
前記複数のビットラインセンスイネーブル信号のうちいずれか1つが活性化されると、前記ビットラインセンスアンプを駆動するための内部電源電圧を出力する内部電源電圧発生回路と
を備えることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記電圧補償回路は、
前記ロウ活性化命令が所定の時間内に連続的に入力される場合、前記内部電源電圧を増加させる内部電源電圧補償回路を備えることを特徴とする請求項12に記載の半導体メモリ装置。 - 前記電圧出力回路は、
外部から入力されるロウ活性化命令と前記バンクアドレス信号とを組み合わせて前記ビットラインセンスイネーブル信号を各々出力する複数の検知信号発生部と、
前記複数のビットラインセンスイネーブル信号のうちいずれか1つが活性化されると、前記ワードラインを活性化するための高電圧を出力する高電圧発生回路と
を備えることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記電圧補償回路は、
前記ロウ活性化命令が所定の時間内に連続的に入力される場合、前記高電圧を増加させる高電圧補償回路を備えることを特徴とする請求項14に記載の半導体メモリ装置。 - 前記電圧出力回路は、
外部から入力されるプリチャージ命令と前記バンクアドレス信号とを組み合わせて前記プリチャージ信号を各々出力する複数のプリチャージ信号発生部と、
前記複数のプリチャージ信号のうちいずれか1つが活性化されると、前記ワードラインをプリチャージするためのプリチャージ電圧を出力するプリチャージ電圧発生回路と
を備えることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記電圧補償回路は、
前記プリチャージ命令が所定の時間内に連続的に入力される場合、前記プリチャージ電圧を減少させるプリチャージ電圧補償回路を備えることを特徴とする請求項16に記載の半導体メモリ装置。 - 前記電圧出力回路は、
外部から入力されるロウ活性化命令及び前記バンクアドレス信号を組み合わせて前記ビットラインセンスイネーブル信号を各々出力する複数の検知信号発生部と、
前記複数のビットラインセンスイネーブル信号のうちいずれか1つが活性化されると、前記ビットラインセンスアンプを駆動するための内部電源電圧を出力する内部電源電圧発生回路と、
前記複数のビットラインセンスイネーブル信号のうちいずれか1つが活性化されると、前記ワードラインを活性化するための高電圧を出力する高電圧発生回路と、
外部から入力されるプリチャージ命令及び前記バンクアドレス信号を組み合わせて前記プリチャージ信号を各々出力する複数のプリチャージ信号発生部と、
前記複数のプリチャージ信号のうちいずれか1つが活性化されると、前記ワードラインをプリチャージするためのプリチャージ電圧を出力するプリチャージ電圧発生回路と
を備えることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記電圧補償回路は、
前記ロウ活性化命令が所定の時間内に連続的に入力される場合、前記内部電源電圧を増加させる内部電源電圧補償回路と、
前記ロウ活性化命令が所定の時間内に連続的に入力される場合、前記高電圧を増加させる高電圧補償回路と、
前記プリチャージ命令が所定の時間内に連続的に入力される場合、前記プリチャージ電圧を減少させるプリチャージ電圧補償回路と
を備えることを特徴とする請求項18に記載の半導体メモリ装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040090024A KR100689817B1 (ko) | 2004-11-05 | 2004-11-05 | 전압 발생 회로 및 이 회로를 구비하는 반도체 메모리 장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006134567A true JP2006134567A (ja) | 2006-05-25 |
Family
ID=36313969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005322719A Pending JP2006134567A (ja) | 2004-11-05 | 2005-11-07 | 電圧発生回路及びこの回路を備えた半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7532534B2 (ja) |
JP (1) | JP2006134567A (ja) |
KR (1) | KR100689817B1 (ja) |
DE (1) | DE102005053174A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007036990B4 (de) * | 2007-08-06 | 2013-10-10 | Qimonda Ag | Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung |
KR101027341B1 (ko) | 2009-12-11 | 2011-04-11 | 주식회사 하이닉스반도체 | 다중 내부 전원 패드회로 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06266452A (ja) * | 1993-03-12 | 1994-09-22 | Toshiba Corp | 半導体集積回路 |
JPH11273343A (ja) * | 1998-02-10 | 1999-10-08 | Samsung Electronics Co Ltd | 電圧降下回路及びこれを用いた内部電源電圧レベル制御方法、及びその半導体メモリ装置 |
JP2000030453A (ja) * | 1998-04-24 | 2000-01-28 | Samsung Electron Co Ltd | 周波数対応バックバイアス電圧発生回路及び方法 |
JP2000156079A (ja) * | 1998-11-13 | 2000-06-06 | Samsung Electronics Co Ltd | マルチバンク構造を有する半導体メモリ装置 |
JP2001067867A (ja) * | 1999-08-31 | 2001-03-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2003203478A (ja) * | 2001-12-19 | 2003-07-18 | Samsung Electronics Co Ltd | 半導体メモリ装置の動作タイミング制御回路及び動作タイミング制御方法 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04255989A (ja) * | 1991-02-07 | 1992-09-10 | Mitsubishi Electric Corp | 半導体記憶装置および内部電圧発生方法 |
JP3476231B2 (ja) * | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
JPH10228770A (ja) * | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH10269768A (ja) * | 1997-03-26 | 1998-10-09 | Mitsubishi Electric Corp | 半導体集積回路 |
JP3247647B2 (ja) * | 1997-12-05 | 2002-01-21 | 株式会社東芝 | 半導体集積回路装置 |
KR100265608B1 (ko) * | 1997-12-31 | 2000-10-02 | 김영환 | 고전압 발생장치 |
JPH11203862A (ja) * | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
DE19929095B4 (de) * | 1998-06-29 | 2005-12-08 | Fujitsu Ltd., Kawasaki | Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und Halbleitervorrichtung |
KR100294450B1 (ko) | 1998-09-24 | 2001-09-17 | 윤종용 | 반도체메모리장치의어레이내부전원전압발생회로 |
JP2000163961A (ja) * | 1998-11-26 | 2000-06-16 | Mitsubishi Electric Corp | 同期型半導体集積回路装置 |
KR20010009806A (ko) | 1999-07-14 | 2001-02-05 | 윤종용 | 메모리 소자의 챠지 공급 제어장치 |
JP2001067868A (ja) * | 1999-08-31 | 2001-03-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP4485637B2 (ja) * | 2000-02-24 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及び半導体装置の内部電源生成方法 |
US6542427B2 (en) * | 2001-03-08 | 2003-04-01 | Micron Technology, Inc. | Power validation for memory devices on power up |
KR20030013050A (ko) * | 2001-08-06 | 2003-02-14 | 삼성전자주식회사 | 반도체 메모리 장치의 워드 라인 인에이블 구동 회로 |
KR100396897B1 (ko) * | 2001-08-14 | 2003-09-02 | 삼성전자주식회사 | 페리(peri)용 전압 발생 회로와 이를 구비하는 반도체메모리 장치 및 전압 발생 방법 |
KR20030043411A (ko) | 2001-11-28 | 2003-06-02 | 삼성전자주식회사 | 액티브 동작용 내부 전원 전압 발생 회로 |
JP2003188694A (ja) * | 2001-12-19 | 2003-07-04 | Mitsubishi Electric Corp | 半導体装置 |
KR100437463B1 (ko) * | 2002-07-18 | 2004-06-23 | 삼성전자주식회사 | 반도체 메모리 장치 내부전원전압발생기를 제어하는 회로및 방법 |
JP2004071095A (ja) * | 2002-08-08 | 2004-03-04 | Renesas Technology Corp | 半導体記憶装置 |
US7193920B2 (en) * | 2004-11-15 | 2007-03-20 | Hynix Semiconductor Inc. | Semiconductor memory device |
KR100616199B1 (ko) * | 2004-12-06 | 2006-08-25 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 전압 발생 제어회로 및 방법 |
KR100586555B1 (ko) * | 2005-01-17 | 2006-06-08 | 주식회사 하이닉스반도체 | 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로 |
-
2004
- 2004-11-05 KR KR1020040090024A patent/KR100689817B1/ko not_active IP Right Cessation
-
2005
- 2005-11-03 DE DE102005053174A patent/DE102005053174A1/de not_active Ceased
- 2005-11-04 US US11/267,844 patent/US7532534B2/en not_active Expired - Fee Related
- 2005-11-07 JP JP2005322719A patent/JP2006134567A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06266452A (ja) * | 1993-03-12 | 1994-09-22 | Toshiba Corp | 半導体集積回路 |
JPH11273343A (ja) * | 1998-02-10 | 1999-10-08 | Samsung Electronics Co Ltd | 電圧降下回路及びこれを用いた内部電源電圧レベル制御方法、及びその半導体メモリ装置 |
JP2000030453A (ja) * | 1998-04-24 | 2000-01-28 | Samsung Electron Co Ltd | 周波数対応バックバイアス電圧発生回路及び方法 |
JP2000156079A (ja) * | 1998-11-13 | 2000-06-06 | Samsung Electronics Co Ltd | マルチバンク構造を有する半導体メモリ装置 |
JP2001067867A (ja) * | 1999-08-31 | 2001-03-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2003203478A (ja) * | 2001-12-19 | 2003-07-18 | Samsung Electronics Co Ltd | 半導体メモリ装置の動作タイミング制御回路及び動作タイミング制御方法 |
Also Published As
Publication number | Publication date |
---|---|
KR100689817B1 (ko) | 2007-03-08 |
KR20060040430A (ko) | 2006-05-10 |
US20060098501A1 (en) | 2006-05-11 |
DE102005053174A1 (de) | 2006-05-24 |
US7532534B2 (en) | 2009-05-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007012244A (ja) | 半導体メモリ装置のレイテンシ制御回路 | |
JP2006294216A (ja) | 半導体記憶装置 | |
JP2006286163A (ja) | 半導体メモリ素子のオーバードライバ制御信号の生成回路 | |
US8750064B2 (en) | Semiconductor memory apparatus | |
US20100110808A1 (en) | Semiconductor memory device and control method thereof | |
KR100625793B1 (ko) | 반도체메모리소자 | |
KR0136889B1 (ko) | 승압신호를 사용한 반도체장치 | |
US8451680B2 (en) | Method of driving a semiconductor memory device with a sense amplifier controller for maintaining the connection of a previously selected memory cell array | |
JP4470184B2 (ja) | 半導体記憶装置 | |
US8908447B2 (en) | Semiconductor device and data output circuit therefor | |
JP2006134567A (ja) | 電圧発生回路及びこの回路を備えた半導体メモリ装置 | |
KR20150064880A (ko) | 반도체 장치 및 그의 구동방법 | |
KR100838364B1 (ko) | 반도체 메모리 장치의 감지증폭 인에이블 신호 생성회로 | |
JP2010108549A (ja) | 半導体記憶装置 | |
US8514644B2 (en) | Bit line sense amplifier control circuit and semiconductor memory apparatus having the same | |
US7961537B2 (en) | Semiconductor integrated circuit | |
KR100612951B1 (ko) | 반도체 메모리 소자 | |
KR20040108018A (ko) | 메모리 장치의 감지 증폭기용 구동전압 드라이버 | |
KR101593602B1 (ko) | 반도체 메모리 장치 | |
US20190164580A1 (en) | Semiconductor memory device | |
US20080080273A1 (en) | Over-drive control signal generator for use in semiconductor memory device | |
US8750063B2 (en) | Sense amplifier control circuit and semiconductor memory device including the same | |
KR20120064328A (ko) | 반도체 메모리 장치 및 그 동작방법 | |
US20060215475A1 (en) | Wordline enable circuit in semiconductor memory device and method thereof | |
KR20080085300A (ko) | 센스앰프 오버드라이빙 제어회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081106 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110517 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110719 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111019 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120529 |