KR0136889B1 - 승압신호를 사용한 반도체장치 - Google Patents

승압신호를 사용한 반도체장치

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KR0136889B1 KR1019940012216A KR19940012216A KR0136889B1 KR 0136889 B1 KR0136889 B1 KR 0136889B1 KR 1019940012216 A KR1019940012216 A KR 1019940012216A KR 19940012216 A KR19940012216 A KR 19940012216A KR 0136889 B1 KR0136889 B1 KR 0136889B1
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기다오까 다까시
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Abstract

레벨 변환부(145)는, 제어 신호(BLIKO,BLISO)에 응답하여 승압된 전원 전압 Vpp레벨에서 또는 접지 전위 GND에서 신호를 출력한다.
제어 신호 BLIM에 응답하여, 제1레벨 선택부(146)는 전원 전압 Vcc레벨에서 또는 접지 전위 GND에서 신호를 출력한다.
제 2 레벨 선택부(147)는 레벨 변환부(145)의 승압된 전원 전압 Vcc레벨의 신호와, 제1레벨 선택부(146)의 접지 전위 GND의 신호와, 전원 전압 Vcc레벨의 신호로부터 각각의 상기 제어 신호에 응답하여 공유 센스 앰프 제어 신호(BLIO)로서 소정의 신호를 출력한다.
그 결과, 공유 센스 앰프 제어 신호(BLIO)가 승압된 전압 Vpp레벨로 끌어 올려지는 경우, 전원 전압 Vcc레벨로 끌어올리는 것이 가능하다.

Description

승압신호를 사용한 반도체장치
제1도 본 발명의 제1실시예에 따른 반도체장치의 구성을 나타내는 블록다이어그램.
제2도 본 발명의 제1실시예에 따른 반도체장치의 블록선택 신호 발생회로의 구성을 나타내는 다이어그램.
제3도 본 발명의 제1실시예에 따른 반도체장치의 공유 센스 제어부를 나타내는 다이어그램.
제4도 본 발명의 제1실시예에 따른 반도체장치의 BLI 드라이버부와 센스 앰프부의 구성을 나타내는 다이어그램.
제5도 본 발명의 제 1실시예에 따른 반도체장치의 BLI 드라이버의 구성을 나타내는 다이어그램.
제6도 본 발명의 제1실시예에 따른 반도체장치의 동작을 설명하는 타이밍챠트.
제7도 본 발명의 제2실시예에 따른 반도체장치의 BLI 드라이버부 및 센스 앰프부의 구성을 나타내는 다이어그램.
제8도 본 발명의 제3실시예에 따른 반도체장치의 BLI 드라이버의 구성을 설명하는 다이어그램.
제9도 종래의 반도체장치의 구성을 설명하는 블록다이어그램.
제10도 종래의 반도체장치의 BLI 드라이버부와 센스 앰프부의 구성을 나타내는 다이어그램.
제11도 종래의 반도체장치의 BLI 드라이버부의 구성을 나타내는 다이어그램.
제12도 종래의 반도체장치의 BLI 드라이버부의 동작을 설명하는 타이밍챠트.
제13도 제4도에 표시된 센스 앰프의 구성을 나타내는 다이어그램.
제14도 승압 전압 발생회로의 구성을 나타내는 다이어그램.
제15도 제14도에 표시된 승압 전압 발생회로에 입력되는 클럭신호의 타이밍챠트.
제16도 셀프차지 제어신호 발생회로의 구성을 나타내는 다이어그램.
제17도 제16도에 표시된 셀프차지 제어신호 발생회로의 동작을 설명하는 타이밍챠트.
제18도 x발생회로의 구성을 나타내는 회로도.
본 발명은 반도체장치에 관한것으로, 특히 소정의 전압레벨에 승압된 신호를 사용하는 반도체 장치에 관한 것이다.
어떤 반도체 장치는 내부회로 동작의 안정성등을 위하여 통상의 전원전압 레벨이 신호가 아닌 소정의 전압레벨에 승압된 신호를 사용한다.
일부 DRAMs(Dynamic Random Access Memories)는 하나의 센스 앰프가 두개의 별개의 매모리블록에 공유되는 공유 센스앰프 구성(shared sense amplifier configuration)을 가진다.
공유 센스 앰프 구성을 가지는 DRAM에서는, 상술한 승압된 신호가 센스앰프를 두개의 메모리 블록 중의 하나에 선택적으로 접속하도록 제어하는 제어신호로서 사용된다.
종래의 반도체장치로서 도면을 참조하여 DRAM을 이하 설명한다.
제9도는 종래의 DRAM의 구성을 표시하는 블록 다이어그램이다.
제9도에서, DRAM(200)은 메모리셀 어레이(la-ld), 센스 앰프부(2a,,2b), 행 디코더(3), 워드 드라이버(4), 행 어드레스 버퍼(5), RAS버퍼(6), x발생회로(7), x서브디코더(12), 행 프리디코더(15), 열 어드레스 버퍼(16), 열 프리디코더(17), 열 디코더(18), I/O 디코더(19), R/W 제어부(20), CAS 버퍼(21), R/W 버퍼(22), 입력버퍼(23), 출력버퍼(24) 및 센스 앰프 제어회로(25)를 포함한다.
DRAM(200)은 외부로부터 신호를 입력하고 외부로 신호를 출력하기위한 단자(P1-P6)를 포함한다.
단자 P1에는, 시분할(time sahring manner)로 주어지는 행 어드레스를 장치내로 거두어들이는 타이밍을 제공하는 행 어드레스 스트로브 신호 /RAS(/는 반전신호를 표시한다)가 입력된다.
단자 P2에는, 시분할로 주어지는 행 어드레스 RAO-RAS 및 열 어드레스 CAO-CAB가 입력된다.
단자 P3에는, 열 어드레스를 장치내부로 거둬들이는 타이밍을 제공하는 열 어드레스 스트로브 신호 /CAS가 입력된다.
단자 P4에는, 판독/기록 동작을 규정하는 판독/기록 제어신호 R/W가 입력된다.
단자 P5에는, 입력 데이타 DIN이 입력된다.
출력데이타 DOUT는 단자 P6로부터 출력된다.
DRAM(200)은 또한 기준전압 역할을 하는 전원전압 Vcc을 공급하는 단자 및 접지전위 GND를 공급하는 단자를 포함한다(도시되지 않음).
행 어드레스 버퍼(5)는 단자 P2에 주어진 9비트의 어드레스 신호 A0-A8를 받고, RAS 버퍼(6)로부터의 내부제어신호에 응답하여 상보적인 대부 행 어드레스 신호 RAO,/RAO,…,RA8,/RA8를 발생한다.
행 프리디코더(15)는 행 어드레스 버퍼(5)로부터의 내부 행 어드레스신호 RA2,/RA2,…,RA7,/RA7를 디코드하고, 합계 12개의 프리디코드신호 X1-X4(총칭하여 Xi라 칭한다), X5-X8(총칭하여 Xj라 칭한다) ALC X9-X12(총칭하여 Xk라 칭한다)를 발생한다.
x 발생회로(7)는 RAS 버퍼(6)로부터의 내부 제어신호에 응답하여 워드선을 구동하기위한 워드선 마스트신호x를 발생하여 이를x 서브디코더(12)로 출력한다.
x 서브디코더(12)는 행 어드레스 버퍼(5)로부터의 내부 행 어드레스신호 RAO,/RAO,RAl,/RA1 및 위드선 구동 마스터신호x에 응답하여 워드선 서브디코드신호x-x4를 발생하여, 이를 워드 드라이버(4)로 출력한다.
행 디코더(3)는 또한 행 프리디코더(15)에서 출력되는 프리디코드 신호 Xi, Xj, Xk를 디코드하고, 4개의 워드선을 선택하는 디코드신호를 발생한다.
워드 드라이버(4)는 행 디코더(3)에서 출력되는 디코드 신호와x 서브디코더(12)로부터의 워드선서브디코드 신호x1-x4에 응답하여 1개의 워드선상에 워드선 구동신호 WL를 출력한다.
일 어드레스 버퍼(16)는 CAS 버퍼(21)로부터의 열 어드레스 스트로브신호 /CAS에 응답하여 단자 P2에 입력된 어드레스를 거둬들여, 내부 열 어드레스신호를 열 프리디코더(17)로 출력한다.
일 프리디코더(17)는 내부 열 어드레스 신호에 응답하여 상보적인 내부 열 어드레스 신호를 일 디코더(18)로 출력한다.
열 디코더(18)는 열 포리디코드 신호에 응답하여 4개의 열을 선택하는 열 선택신호 CS를 출력한다.
센스 앰프 제어회로(25)는 SF 신호 발생회로(9), 제1센스 앰프 활성화신호(10), 제2센스 앰프 활성화신호(12)를 포함한다.
SF 신호 발생회로(9)는x 발생회로(7)로부터의 워드선 구동마스터 신호x와 행 프리디코더(15)로부터의 프리디코드 신호 Xi에 응답하여 센스 앰프부(2a)와 (2b)중의 하나의 센스 앰프를 활성화하는 신호를 센스 앰프부(2a,2b)에 제공한다.
제1센스 앰프 활성화회로(10)는 SF 신호 발생회로(9)로부터의 제어신호에 응답하여 제1 센스 앰프 할성화신호를 센스 앰프부(2a,2b)에 제공한다.
제2센스 앰프 활성화회로(11)는 제 1센스 앰프 활성화 회로(10)로부터의 활성화신호에 응답하여 제 2센스 앰프 활성화신호를 센스 앰프부(2a,2b)에 제공한다.
블록 선택 신호 발생회로(26)는 행 어드레스 버퍼(5)로부터의 내부 행 어드레스 신호 RA0, RA1 및 RAS 버퍼(6)를 통하여 입력되는 행 어드레스 스트로부신호 /RAS에 응답하여 블록 선택 신호 BS0-BS3를 공유 센스제어부(27)에 제공한다.
공유 센스제어부(27)는 블륵 선택 신호 발생회로(26)로부터의 블록 선택 신호 BS0-BS3에 응답하여 공유 센스제어신호 BLIS0-BLIS3, BLIK0-BLIK3를 BLI 드라이버부(28)에 제공한다.
센스 앰프부(2a,2b)에 포함되는 센스 앰프(도시 되지 않음)와 메모리셀 어레이 1a-ld의 비트선 BL/BL과의 접속을 제어하는 공유 센스앰프 제어신호 BLI0, BLI1, BLI2, BLI3를 센스 앰프부(2a,2b)에 제공한다.
1/O 디코더(19)는 행 어드레스 버퍼(16)로부터의 대부 행 어드레스 신호와 열어드레스 버퍼(5)로부터의 내부 일 어드레스 신호를 디코드하여, I/0 버스중에서 한쌍의 신호선을 선택한다.
R/W 버퍼(22)는 단자 P4를 통하여 제공되는 판독/기륵 제어신호 R/W 및 CAS 버퍼(21)로부터의 일 어드레스 스트로브 신호 /CAS에 응답하여 데이타의 판독/기록을 규정하는 타이밍신호를 발생하여, 그 신호를 R/W 제어부(20)로 출력한다.
R/W 제어부(20)는 R/W 버퍼(22)로부터의 제어신호예 응답하여 I/O 디코더(19)에 의하여 선택된 한쌍의 신호선을 입력버퍼(23) 혹은 출력버퍼(24)에 접속한다.
입력버퍼(23)는 단자 P5를 통하여 인가된 입력 데이타 Dm를 받아, 대응하는 내부 데이타를 발생한다.
출력버퍼(24)는 R/W 제어부(20)로부터 출력되는 내부 데이타를 받아 이를 대응하는 출력 데이타 DOUT로 변환하여 변환된 데이타를 단자 P6로 출력한다.
상기 구성으로 인하여, 단자 P2에 인가된 행 어드레스와 일 어드레스에 대응하여, 단자 P5로부터 인가되는 입력 데이타 DIN를 메모리셀 어레이 1a-1d의 소정의 메모리셀에 기록하여 기록된 데이타를 판독하여 이를 단자 P6로부터의 출력 데이타 DOUT로서 출력하는 것이 가능하다.
도면을 참조하여 BL1 드라이버부(28)를 상세히 설명한다.
제10도는 BLI 드라이버부와 센스 앰프부(2a,2b)의 구성을 표시하는 블록 다이어그램이다.
제10도에서, BLI 드라이버부(28)는 BLI 드라이버(281-284)를 포함한다.
BLI 드타이버(281)는 블록 선택 신호 발생회로(26)로부터의 제어신호 BLIS0, BLIK0에 응답하여 공유 센스앰프 제어신호 BLl0를 센스 앰프부(2a)로 제공한다.
BLI 드라이버(282-284)도 유사하게 동작한다.
BLI 드라이버(28)는 커패시터의 차지 펌프 동작을 이용하여 전원전압 Vcc을 소정의 승압 전압 Vpp까지 승압하는 승압 전압 발생부(도시되지 않음)를 포함하여 전압을 BLI 드라이버(281-284)에 공급한다.
센스 앰프부(2a)는 센스 앰프(2l)와 트랜지스터(Q21-Q24)를 포함한다.
트랜지스터 Q21, Q22의 게이트가 BLI 드라이버(281)에 접속되어, 공유 센스 앰프 제어신호 BLI0가 공급된다.
트랜지스터 Q23, Q24의 게이트는 BLI 드라이버(282)에 접속되어, 공유 센스 앰프 제어신호 BLI1가 공급된다.
메모리셀 어레이(la)의 비트선 BL0과 비트선 /BL0이 각각 단자 P21, P22에 접속되어 있다.
메모리셀 어레이(lb)의 비트선 BL1과 비트선 /BL1이 각각 단자 P23, P24에 접속되어 있다.
센스 앰프부(2b)의 구성이 센스 앰프부(2a)의 구성과 동일하므로, 설명을 반복하지 않는다.
우선 스탠바이시의 동작에 관하여 설명한다.
스탬바이시에는 제어신호 BLIS0-BLIS3가 모두 전원전압 Vcc(H)레벨이고, 제어신호 BLIK3는 모두 접지 전위 GND(L)레벨이다.
이때, BLI 드라이버(281-284)는 공유 센스앰프 제어신호 BLl0, BLI1, BLI2, BLI3로서 전원전압 Vcc에서 승압된 승압 전원 Vpp레벨(H)로 출력된다.
이제 동작에 관하여 설명한다.
예를 들면, 단자 P21, P22가 선택될때, 제어신호 BLIS0는 H레벨이고, 제어신호 BLIK0는 ''L''레벨이다.
제어신호 BLlS1-BLIS3는 L레벨이고, 제어신호 BLIK1-BLIK3는 H레벨이다.
이러한 경우에, 공유 센스앰프 제어신호 BLI0는 승압전압 Vpp레벨(선택상태)로 출력되고, 다른 공유센스 앰프 제어신호는 모두 L레벨이다(비선택 상태).
공유 센스앰프 제어신호 BLI0가 H 레벨일때, 트랜지스터 Q21, Q22는 턴온 되어, 센스 앰프(21)와 단자 P21, P22의 측을 접속한다.
반면에, L레벨(접지 전위 GND)의 공유 센스앰프 제어신호 BLI1-BLI3가 트랜지스터 Q23-Q28에 입력되므로, 트랜지스더 Q23-Q28는 모두 턴오프되어, 센스 앰프(21,22)와 각 단자측을 접속되지 않게 한다.
공유 센스 앰프 제어신호의 선택상태로서, 승압 전압 Vpp의 값이 전원전압 Vcc과 트랜지스터 Q21-Q28의 한계전압 Vth과를 가산한 전압레벨보다 높은 값으로 설정된다.
이것은 다음의 이유 때문이다.
전원전압 Vcc의 변동시에 장치가 동작하는 경우, 비트선 전위가 공유 센스 앰프 제어신호의 전위보다 높게되는 경우가 있다.
그 결과, 트랜지스터 Q21-Q28는 비도통상태가 되어, 센스 앰프의 입력모드에 메모리셀의 판독신호가 전달되지 않을 염려가 있기 때문이다.
상술한바와 같이, 센스 앰프 제어신호의 선택상태로서 승압 전압 Vpp레벨의 신호를 사용하는것에 의하여, 센스 앰프 21 혹은 22에 의하여 증폭된 전원전압 Vcc레벨의 신호를 비트선상에 충분히 전달하는것이 가능하게되어, 장치의 신뢰성을 높이게 된다.
도면을 참조하여 BLI 드라이버에 관하여 설명한다.
제11도는 BLI 드라이버(281)의 구성올 나타대는 회로도이다.
BL1 드라이버(281)는 레벨 변환부(285)와 레벨 선택부(286)를 포함한다.
레벨 변환부(285)는 트랜지스터 Q281-Q284를 포함한다.
레벨 선택부(286)는 트랜지스터 Q285-Q286를 포함한다.
트랜지스터 Q281,Q283,Q285가 p-채절 MOS 트랜지스터이고, 트랜지스터 Q282,Q284,Q286는 n-채널 M0S 트랜지스터이다.
트랜지스터 Q281는 승압전압 Vpp및 트랜지스터 Q282에 접속되어 있고 그 게이트는 트랜지스터 Q283와 트랜지스터 Q284의 접속부에 접속되어 있다.
트렌지스터 Q282는 접지전위 GND에 접속되어 있고 그 게이트에 제어신호 BLIK0가 제공된다.
트랜지스터 Q283는 승압 전압 Vpp에 접속되고, 그 게이트가 트랜지스터 Q281와 트랜지스터 Q282의 접속부에 접속된다.
트랜지스터 Q284는 접지전위 GND에 접속되고, 그 게이트에 제어신호 BLIS0가 제공된다.
레벨 변환부(285)의 동작에 관하여 이제 설명한다.
제어신호 BLIS0가 H(전원전압 Vcc)레벨에 설정되고, 제어신호 BLIK0가 L(전지전위 GND)레벨일때, 트랜지스터 Q281와 Q284는 턴온되고, 트랜지스터 W282와 Q283는 턴오프된다.
그 결과, 노드(287)는 L(전지전위 GND)레벨이 된다.
제어신호 BLIS0가 L레벨이고, 제어신호 BLIK0가 H(전원전압Vcc)레벨일때, 트랜지스터 Q281와 Q284는 턴오프되고, 트랜지스터 Q282와 Q283는 턴온된다.
그 결과, 노드(287)는 H(승압전압 Vpp)레벨이 된다.
그러므로, 만약 제어신호 BLIK0가 전원전압 Vcc레벨에서 입력되면, 노드(287)가 승압전압 Vpp레벨이 되어, 전원전압 Vcc레벨의 신호를 승압전압 Vpp레벨의 신호로 변환하는것이 가능하다.
레벨선택부(286)는 트랜지스터 Q285, Q286를 포함한다.
트랜지스터 Q285는 승압전압 Vpp에 접속되고, 그 게이트가 노드(287)에 접속된다.
트랜지스터 Q286는 접지전위 GND에 접속되고, 그 게이트에 제어신호 BLIK0가 제공된다.
레벨 전환부(286)의 동작에 관하여 설명한다.
제어신호 BLIS0가 L레벨일때, 노드(287)는 L레벨이고 트랜지스터 Q285는 턴온되며, Q286는 턴오프된다.
그 결과, ''H''(승압전압 Vpp) 레벨의 신호가 공유 센스 앰프 제어신호 BLI0로서 출력된다.
제어신호가 ''H''(전원전압 Vpp) 레벨일때, 노드(287)는 H(승압전압 Vpp) 레벨이고, 트랜지스터 Q285는 턴오프되며, 트랜지스터 Q286는 턴온된다.
그 결과, ''L''레밸의 신호가 공유 센스 앰프 제어신호 BLI0로서 출력된다.
상술한 동작으로 인하여, 전원전압 Vcc레벨신호의 제어신호 BLIS0를 승압전압 Vpp레벨의 공유 센스앰프 제어신호 BLI0로 변환하는 것이 가능하다.
비록, BLI1 드라이버(281)에 대하여 동작을 설명하였지만, BLI 드라이버(282-284)도 동일한 구성이다.
BLI 드라이버(282-284)도 동일한 동작을 행할수 있다.
제어신호 BLIS0, BLIK0와 공유 센스 앰프 제어신호 BLI0의 신호파형에 관하여 실명한다.
제12도는 제어신호 BLIS0, BLIK0 및 공유 센스 앰프 제어신호 BLI0의 신호 파형을 나타내는 도면 이다.
제12도에 표시됨과 같이, 제어신호 BLIS0와 제어신호 BLIK0는 서로 상보적이다.
장치의 시탠바이시에는, 제어신호 BLIS0가 ''H''(전원전압 Vcc) 레벨이고, 제어신호 BLIK0는 L레벨이다.
이때, BLI 드라이버(281)에서 출력되는 공유 센스 앰프 제어신호 BLI0는 H(승압전압 Vpp) 레벨이다.
장치가 활성화 상태로 되면, 제어신호 BLIS0는 하강하고, 제어신호 BLIK0는 상승한다.
이때, 공유 센스 앰프 제어신호 BLI0는 하강하여 L 레벨 즉, 센스 앰프가 선택되지 않는 상태도 된다.
장치가 활성화 상태를 종료하고 다시 스탠바이 상태가 되면, 제어신호 BLIS0는 상승하고, 제어신호 BLIK0는 하강한다.
이때, 공유센스 앰프 제어신호 BLI0는 H(승압전압 Vpp) 레벨로 상승하고, 장치는 스탠바이 상태가 된다.
동작의 안정성을 확보하기 위하여, 전원전압보다 높은 승압전압이 상술한 바와 같이 사용된다.
이러한 경우에, 전압이 전원전압으로부터 승압전압으로 변환필때, 승압에 의한 손실이 발생한다.
승압전압 Vpp레벨까지 전압을 단숨에 상승하기 위해서는, 큰 전류가 소비된다.
그러므로, 상술한 바와 같이, 장치가 활성화 상태에서 스탠바이 상태로 변화할때, 만약 공유 센스 앰프 제어신호를 접지전위 레벨로부터 승압 전압 레벨까지 단숨에 상승시키고자 한다면, 승압에 의한 손실을 보충하기 위하여보다 큰 전류를 흐르게 할 필요가 있어, 전력소비를 증가시킨다.
상술한 바와 같이 그러한 다이나믹형 반도체기억장치에서, 공유 센스 앰프 제어신호를 전달하는 신호선이 길고, 신호선의 부하용량이 크게된다.
그러므로, 상술한 승압에 의한 소비전류의 증가가 매우 크게되고 장치전체의 소비전력이 증가된다.
본 발명의 목적은 승압에 의한 소비전류의 증가를 억제하고, 소비전력을 감소할 수 있는 반도체장치를 제공하는 것이다.
본 발명의 다른 목적은 안정한 승압전압레벨의 제어신호를 항상 제공할 수 있고 안정한 회로동작을 행할수 있는 반도체 장치를 제공하는 것이다. 본 발명의 또 다른 목적은, 제어신호의 고속 응답성을 개선하고 장치의 동작 속도를 향상할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 한 특징에 따른 반도체 장치는 제1,2 제어신호에 응답하여 출력되는 제 3 제어신호가 제1전압레벨로부터 제2전압레벨로 변화하는 타이밍에 응답하여 소정의 동작을 행한다.
반도체 장치는 제1제어신호보다 지연된 제2제어신호를 출력하는 출력회로와, 제1전압레벨로부터 제2전압레벨로 상승하는 제3제어신호를 출력하는 제어신호 출력회로와를 포함하되, 제3제어신호가 제1제어신호에 응답하여 제1전압레벨과 제2전압레벨 사이의 제3전압레벨로 상승하고 그뒤 제2제어신호에 응답하여 제2전압레벨로 된다.
제어신호 출력회로는 제3제어 전압을 제1전압 레벨로부터 제2전압레벨로 상승시킬때 제3전압레벨의 신호를 일단 출력하기 때문에, 회로가 제3전압 레벨의 신호를 제공할때까지 승압에 의한 손실의 영향을 받지 않는다.
그러므로, 회로가 제3제어신호를 효과적으로 출력할 수 있다.
그 결과, 장치가 승압에 의한 소비전류의 증가를 억제할수 있고 소비전력올 감소할 수 있다.
본 발명의 다른 특징에 따른 반도체장치는 정보를 기억하는 제1,2기억수단과, 제1,2기억수단에서 출력되는 정보신호를 증폭하는 증폭회로와, 제어신호에 응답하여 증폭회로와 제1, 혹은 2기억수단과를 선택적으로 접속시키는 접속수단과, 제l전압래벨로부터 승압된 제2전압레벨로 상승하는 제어신호를 출력하는 제어신호 출력회로를 포함하되, 제어신호가 제1전압레벨로부터 제1전압레벨과 제2전압레벨 사이의 제3전압레벨로 상승한뒤, 제3전압 레벨로부터 제2전압레벨로 된다.
제어신호 출력회로가 앰프 회로와 제1,2기억수단과의 접속을 제어하는 제어신호를 제1전압래벨로 부터 승압된 제2전압레벨로 상승할때, 제어신호 출력회로는 우선 제어신호를 제1전압레벨로부터 제3전압레벨로 상승한후 그뒤 제3전압레벨로부터 제2전압레벨이 되게 한다.
그러므로 제어신호 출력회로는 회로가 제3전압레벨의 신호를 출력할때까지 승압에 의한 손실의 영향을 받지 않는다.
회로는 제어신호를 효율적으로 출력할수 있다.
그 결과, 장치는 승압에 의한 소비전류의 상승을 억제할수 있고, 소비전력을 감소시킨다.
제어신호를 전달하는 신호선이 길고 부하용량이 큰 경우, 소비전력을 감소하는것이 특히 가능하다.
상술한 또 그 이외의 본 발명의 목적, 특징, 특성, 잇점이 첨부한 도면을 참조한 다음의 본 발명의 상세한 설명에서 더욱 분명하게 나타날 것이다.
이하 도면을 참조하여 본 발명의 제1실시예에 따른 반도체장치를 설명한다.
본 발명이 적용되는 DRAM(Dynamic Random Access Memory)의 전체구성을 나타내는 제1도를 참조하며, DRAM(100)은 메모리셀 어레이(1a-ld), 센스 앰프부(2a,2b), 행디코더(3), 워드 드라이버(4), 행 어드레스 버퍼(5), RAS 버퍼(6)x 발생회로(7), 블록 선택 신호 발생회로(8),x 서브디코더(12), 공유 센스 제어부(13), BLI 드라이버부(14), 행 프리디코더(15), 열어드레스 버퍼(16), 열 프리디코더(17), 일 디코더(18), I/O 디코더(19), R/W 제어부(20), CAS 버퍼(21), R/W 버퍼(22), 입력버퍼(23), 출력 버퍼(24) 및 센스 앰프 제어부(25)(SF 신호 발생회로(9), 제1센스 앰프 활성화회로(10), 제2센스 앰프 할성화회로(11)를 포함한다)를 포함한다.
제1도에 표시된 DRAM(100)과 제9도에 표시된 종래의 DRM은 블록선택 신호 발생회로(8), 공유센스 제어부(13) 및 BLI 드라이버부(14)를 제외하고는 거의 동일한 구성을 가진다.
동일한 혹은 대응하는 부분에는 동일한 참조번호가 표기되었으므로, 그 설명을 반복하지 않는다.
블록 선택 신호 발생회로(8), 공유 센스 제어부(13) 및 BLI 드라이버부(14)를 이하 상세히 설명한다.
블록 선택 신호 발생회로(8)에는, RAS 버퍼(6)를 통하여 단자 P1로부터 입력되는 행 어드레스 스트로브 신호 /RAS 및 행 어드레스 버퍼(5)에서 출력되는 대부 행 어드레스 신호 RA0, RA1가 입력된다.
블록 선택 신호 발생회로(8)는 BLI 드라이버부(14)에 행 어드레스 스트로브신호 /RAS의 반전 신호인 제어신호 BLIM를 출력한다.
블록 선택 신호 발생회로(8)는 행 어드레스 스트로브 신호 /RAS의 지연신호인 행어드레스 스트로브 지연신호 /RASD를 내부로 발생하고, 행 어드레스 스트로브 지연신호 /RASD 및 내부 행 어드레스 신호 RA0, RA1에 응답하여 블록 선택 신호 BS0-BS3를 공유 센스 제어부(13)로 출력한다.
행 어드레스 스트로브 신호 /RAS가 H(스탠바이 상태)일때, 블록 선택신호 BS0-BS3가 모두 L레벨이다.
행 어드레스 스트로브 신호 /RAS가 L(할성화 상대)레벨이면, 내부 행 어드레스 신호 RA0, RA1의 편성에 의하여, 제어신호 BS0-BS3 중에서 하나의 블록 선택 신호만이 L레벨로 출력되고, 다른 신호들은 모두 H레벨로 출력된다.
블록 선택신호 BS0-BS3는 각각 메모리셀 어레이 1a-ld에 대응한다.
블록 선택 신호가 L레벨이면, 소정의 메모리셀 어레이가 선택상태로되고, 블록 선택 신호가 ''H레벨이면, 소정의 메모리셀 어레이가 비선택 상대로 된다.
공유 센스 제어부(13)에는, 블록 선택 신호 발생회로(8)에서 출력된 블록 선택 신호 BS0-BS3가 입력된다.
블록 선택 신호 BS0-BS3에 응답하여, 공유 센스 제어부(13)는 블록 선택 신호 BS0-BS3의 반전 신호인 제어신호 BLIS0-BLIK3를 BLI 드라이버브(14)에 출력한다.
공유 센스 제어부(13)에서 출력된 제어신호 BLIS0-BLIS3, BLIK0-BLIK3와 블록 선택 신호 발생회로(8)에서 출력된 제어신호 BLIM에 응답하여, BL1 드라이버부(14)는 센스 앰프부(2a)에 공유 센스 앰프 제어신호 BLI0, BLI1를 출력하고 센스앰프부(2b)에 공유 센스앰프 제어신호 BLI1, BLI3를 출력한다. 비록 제어신호 BLIS0-BLIS3, BLlK0-BLIK3 및 BLIM의 ''H레벨이 전원전압 Vcc레벨이지만, BLI 드라이버부(14)에 의하여 변환된 공유 앰프 제어신호 BLI0-BLI3의 H''레벨은 승압 전압 Vpp레벨이 된다.
장치가 스탠바이 상태인 경우, 공유 센스 앰프 제어신호 BLI0-BLI3가 ''H''레벨(승압 전압 Vpp)로 출력된다.
장치가 활성화 상태인 경우, 공유 센스 앰프 제어신호의 하나는 ''H''레벨(승압 전압 Vpp)이 되어, 소정의 메모리셀 어레이를 선택한다.
다른 공유 센스 앰프 제어신호는 L레벨이 되어 비선택 상태가 된다.
제2도를 참조하여 블록 선택 신호 발생회로(8)를 상세히 설명한다.
제2도를 참조하며, 블록 선택 신호 발생회로(8)는 반전 회로 기능의 게이트 G81-G87와, NAND회로 기능의 게이트 G88-G91 및 NOR회로 기능의 게이트 G92-G99를 포함한다.
행 어드레스 스트로부 신호 /RAS는 게이트 G81에 입력되고, 제어신호 BLIM이 반전 신호로서 출력 된다.
행 어드레스 스트로브 신호 /RAS가 게이트 G82에 입력된다.
반전된후, 행 어드레스 스트로브 신호 /RAS가 게이트 G83에 입력된다.
행 어드레스 스트로브 및 /RAS가 또한 반전되고, 행 어드레스 스트로브 지연신호 /RASD가 지연 신호로서 게이트 G83에서 출력된다.
대부 행 어드레스 신호 RA0, RAl가 게이트 G88에 입력되고, 그 논리적 반전신호가 게이트 G92에 입력된다.
게이트 G88의 출력신호와 행 어드레스 스트로브 지연신호 /RASD가 게이트 G92에 입력되고, 그 논리합의 반전신호가 게이트 G96에 입력된다.
게이트 G92의 출력신호와 행 어드레스 스트로브 지연신호 /RASD가 게이트 G96에 입력되고, 그 논리합의 반전신호가 게이트 G96에서 블록 선택 신호 BS0로서 출력된다.
게이트 G84를 통하여 반전된 대부 행 어드레스 신호 RS0와 내부 행 어드레스 신호 RA1가 게이트 G89로 입력되고, 그 논리적 반전신호가 게이트 G93에 입력된다.
게이트 G89의 출력신호와 행 어드레스 스트로브 지연신호 /RASD가 게이트 G93에 입력되고, 그 논리합의 반전신호가 게이트 G97에 입력된다.
게이트 G93의 출력신호와 행 어드레스 스트로브 지연신호 /RASD가 게이트 G97에 입력되고, 그 논리합의 반전신호가 블록 선택 신호 BS1로서 게이트 G97에서 출력된다.
게이트 G85를 통하여 반전된 내부 행 어드레스 신호 RA0와 내부 행 어드레스 신호 RA1가 게이트 G90에 입력되고, 그 논리적 반전신호가 게이트 G94에 입력된다.
게이트 G90의 출력신호와 행 어드레스 스트로브 지연신호 /RASD가 게이트 G94에 입력되어, 그 논리합의 반전신호가 게이트 G98에 입력된다.
게이트 G94의 출력신호와 행 어드레스 스트로브 지연신호 /RASD가 게이트 G98에 입력되어, 그 논리합의 반전신호가 블록 선택 신호 BS2로서 게이트 G98에서 출력된다.
게이트 G86를 통하여 반전된 내부 행 어드레스 신호 RA0와 게이트 G87를 통하여 반전된 내부 행어드레스 신호 RA1가 게이트 G91에 입력되고, 그 논리적 반전신호가 게이트 G95에 입력된다.
게이트 G91의 출력신호와 행 어드레스 스트로브 지연신호 /RASD가 게이트 G95에 입력되고, 그 논리합의 반전신호가 게이트 G99에 입력된다.
게이트 G95의 출력신호화 행 어드레스 스트로브 지연신호 /RASD가 게이트 G99에 입력되고, 그 논리합의 반전신호가 블록 선택 신호 BS3로서 게이트 G99에서 출력된다.
스탠바이시의 블록 선택 신호 발생회로(8)의 동작에 관하여 설명한다.
스탠바이시에, 행 어드레스 스트로브- 지연신호 /RASD는 H 레벨이다.
그러므로, 내부 행 어드레스 신호 RA0, RA1의 레벨에 관계없이, 블록 선택 신호 BS0-BS3가 모두 L 레벨이다.
활성화 기간이 동작이 이제 설명된다.
활성화 기간에, 행 어드레스 스트로브 지연신호 /RASD가 L레벨로 되기 때문에, 블록 선택 신호 발생회로(8)가 활성화된다.
이때, 블록 선택 신호 BS0-BS3의 하나만이 내부 행 어드레스 신호 RA0, RA1의 레벨 편성에 따라 L 레벨에서 출력된다.
다른 블록 선택 신호는 모두 H레벨이다.
만약 내부 행 어드레스 신호 RA0, RA1가 모두 H레벨이면, 예를 들면, 블록 선택 신호 BS0가 L레벨이 되고, 다른 블록 선택 신호 BS1-BS3는 모두 H레벨이 된다.
상술한 구성으로 인하여, 블록 선택 신호 발생회로(8)는 행 어드레스 스트로브- 신호 /RAS의 지연신호인 제어신호 BLIM를 출력한다
대부 행 어드레스 신호 RA0, RA1의 편성에 따라, 블록 선택 신호 발생회로(8)는 블록 선택 신호BS0-BS3중의 하나를 L 레벨에서 출력하고, 다른 블록 선택 신호를 H레벨에서 출력한다.
블록 선택 신호 발생회로(8)가 소정의 메모리셀 어레이를 선택하는 블록 선택 신호를 출력할수 있다.
제3도를 참조하여 공유 센스 제어부(13)에 관하여 설명한다.
제3도를 참조하면, 공유 센스 제어부(13)는 반전회로 기능의 게이트 G131-G138를 포함한다.
블록 선택 신호 BS0는 게이트 G131에 입력된다.
반전된후, 블록 선택 신호는 BS0는 제어신호 BLIS0로서 출력된다.
게이트 G131의 출력은 게이트 G135에 입력되고, 반전된후 제어신호 GLIK0로서 출력된다.
블록 선택 신호 BS1-BS3에 있어서, 유사한 동작이 실행된다.
블록 선택 신호 BS1-BS3는 각각 제어신호 BLIS1-BLIS3, BLIKl-BLIK3로서 출럭된다.
BLI 드라이버부(14)를 BLI 드라이버부(14)와 센스 앰프부(2a,2b)의 구성을 나타내는 제4도를 참조하여 설명한다.
제4도를 참조하면, BLI 드라이버부(14)는 BLI 드라이버(141-144)를 포함한다.
제어신호 BLIM, BLIS0, BLIK0가 BLI 드라이버(141)에 입력되고, 센스 앰프(21)와 메모리셀 어레이 (la)의 비트선 BL0,/BL0과의 접속을 제어하는 공유 센스 앰프 제어신호 BLI0가 트랜지스터 Q21, Q22에 입력된다.
공유 센스 앰프 제어신호 BLI0가 H레벨일때, 트랜지스터 Q21, Q22는 턴온되고, 단자 P21, P22에 접속된 메모리셀 어레이(la)의 비트선 BL0,/BL0이 센스 앰프(21)에 접속된다.
공유 센스 앰프 제어신호 BLI0가 L레벨일때, 트랜지스터 Q21, Q22는 턴오프되고 메모리셀 어레이(1a)의 비트선 BL0,/BL0는 센스 앰프(21)와 접속되지 않는다.
BLI 드라이버부(142-144)는 BLI 드라이버(141)와 유사한 구성이다.
각 센스 앰프와 각 메모리셀 어레이의 비트선 BL1-BL3,/BLlBLI/BL3과의 접속이 공유 센스 앰프-제어신호 BLl1-BLI3에 의하여 제어된다.
상기 구조로 인하여, 활성화 기간에, 공유 센스 앰프 제어신호 BLI0-BLI3온 H레벨이고, 소정의 메모리셀 어레이의 비트선 BL,/BL과 소정의 센스 앰프가 접속될수 있다.
제4도에 표시된 센스 앰프에 대하여 상세히 설명한다.
제13도를 참조하면, 센스 앰프는 센스 앰프 회로(301)와 트랜지스터 Q321-Q325를 포함한다.
메모리셀 MC0는 트랜지스터 Q310를 포함한다.
메모리셀 MC0는 워드선 W1가 비트선 BL0에 접속된다.
서로 상보적인 비트선쌍 BL0,/BL0가 트랜스퍼 게이트의 기능을 하는 트랜지스터 Q21, Q22를 통하여 센스 앰프에 접속된다.
유사하게, 서로 상보적인 비트선쌍 BLl,/BL1이 트랜지스터 Q23, Q24를 통하여 센스 앰프에 또한 접속된다.
센스 앰프 회로(301)는 메모리셀에서 비트선에 전달되는 데이타 신호를 비트선쌍을 구성하는 비트선과 다른 비트선과의 사이에서 차등 증폭한다.
트랜지스터 Q321는 비트선상의 전위를 서로 동등하게하는 이퀼라잊 기능을 한다
트랜지스터 Q322, Q323는 비트선쌍의 전위를 소정 전위 VBL에 프라차지하는 프리차지 회로의 기능을 한다.
트랜지스터 W324, Q325는 서로 상보적인 데이타 입출력 선쌍 IO,/IO와 비트선쌍과의 접속을 제어하는 I/O게이트로서 기능한다.
상기 구조로 인하여, 센스 앰프는 트랜지스터 Q21-Q24를 통하여 비트선쌍 BO0,/BL0 및 BLl,/BL1의 하나에 접속된다.
센스 앰프는 센스 앰프 회로(301)에서 비트선쌍의 신호를 증폭한다.
증폭된 신호는 데이타 입/출력 선 IO,/IO를 통하여 외부로 출력된다. 기록 동작시에, 데이타 입/출력선 IO,/IO를 통하여 입력된 소정의 데이타가 메모리셀에 기록된다.
제5도를 참조하여 BLI 드라이버를 설명한다.
BLI 드라이버(142-144)는 제5도에 표시된 BLI 드라이버(141)의 것과 유사한 구성을 가진다.
제5도를 참조하면, BLI 드라이버(141)는 레벨 변환부(145), 제1레밸 선택부(146) 및 제2레벨 선택부(147)를 포함한다.
레벨 변환부(145)는 p-채널 MOS 트랜지스터인 트랜지스터 Q141, Q143와, n-채널 MOS 트랜지스터인 트랜지스터 Q142, Q144를 포함한다.
레벨 변환부(145)가 제11도에 표시된 레벨 변환부(285)의 것고 동일한 구성이므로, 그 상세한 설명을 반복하지 않는다.
제어신호 BLIK0가 H 레벨(전원 전압 Vcc레벨)일때, 즉, 제어신호 BLIS0가 L레벨일때, 레벨 변환부(145)는 H레벨(승압 전압 Vpp레벨) 신호를 출력신호로서 출력한다.
제어신호 BLIK0가 L레벨(접지전위 GND)일때, 즉, 제어신호 BLIS0가 H레벨(전원 전압 Vcc레벨)일때, 레벨 변환부(145)는 L레벨(접지 전위 GND)의 신호를 출력신호로서 출력한다.
그 결과, 레벨 변환부(145)가 전원 전압 Vcc레벨의 신호를 승압 전압 Vpp레벨의 신호로 변환할 수 있다.
승압 전압 Vpp가 종래의 예와 유사하게 주어지고, 이는 제1도에 도시되어 있지 않다.
승압 전압 Vpp를 공급하는 승압 전압 발생회로를 설명한다.
제14도를 참조하며, 승압 전압 발생회로는 NMOS 트랜지스터 Q300-Q30n와 커패시터 C301-C30n를 포함한다.
트랜지스터 Q300-Q30n는 다이오드 접속되어, 트랜지스터 Q301-Q30n는 또한 커패시터 C301-C30n에 각각 접속되어 있다.
상기 승압 전압 발생회로의 동작을 설명한다.
제15도는 승압 전압 발생회로에 입력되는 서로 상보적인 클록 신호의 타이밍 챠트이다.
서로 상보적인 클록 신호 CK,/CK는 승압 전압 발생회로에 입력된다.
노드 N1가 Vcc-Vth(Vth는 트랜지스터의 한계전압)까지 충전된후, 클록신호 CK가 입력되어, 노드 N1의 전위가 상승한다.
그뒤, 트랜지스터 Q301가 턴온되어, 노드 N2의 전위 또한 상승한다.
클록 신호 /CK는 H레벨이 되고, 노드 N2의 전위는 더욱 상승한다. 그 결과, 승압 전압 발생회로는 커패시터 C301-C30n에 축적된 전하를 차례 차례로 다음 단으로 보내는것에 의하여 전원전압 Vcc보다 높은 승압전압 Vpp를 발생할 수 있다.
상기 동작에 의하여, 승압 전압 밭생회로는 안정한 승압 전압 Vpp를 발생할 수 있다.
제5도를 참조하면, 제1레벨 선택부(146)는 p-채널 MOS 트랜지스터인 트랜지스터 Q145와 n-채널 MOS 트랜지스터인 트랜지스터 Q146를 포함한다.
트랜지스터 Q145는 그 게이트에 제어신호 BLlM가 입력되어, 전원 전압 Vcc과 트랜지스터 Q146에 접속된다.
트랜지스터 Q146는 그 게이트에 제어신호 BLIM가 입력되어 접지전위 GND에 접속된다.
트랜지스터(Q146)는 그의 게이트에서 제어 신호 BLlM가 제공되고, 접지 전위 GND에 접속된다.
제어 신호 BLIM가 로우레벨인 경우, 트랜지스터(Q145)는 턴온(TURN ON)되고, 트랜지스터(Q146)는 턴오프(TURN OFF)된다.
그 결과, 제1레벨 선택부9146)는 하이레벨(전원 전압 Vcc레벨)에서 출력 신호를 제공한다.
제어 신호 BLIM가 하이 레벨(전원 전압 Vcc레벨)에 있는 경우, 트랜지스터(Q145)는 턴오프되고, 트랜지스터(Q146)는 턴온된다.
그 결과, 제1레벨 선택부(146)는 로우레벨(접지 전위 GND)에서 신호를 출력한다.
제2레벨 선택부(147)는, p채절 MOS 트랜지스터인 트랜지스터(Q147)과, n채널 MOS 트랜지스터인 트랜지스터(Q148)를 포함한다.
트랜지스터(Q147)는 전원 전압 Vpp와 트랜지스터(Q148)에 접속되고, 그의 게이트는 레벨 변환부(145)에 접속된다.
트랜지스터(Q148)는 제1 레밸 선택부9146)에 접속되고, 그의 게이트는 레벨 변환부(145)에 접속된다.
레벨 변환부(145)의 노드(148)가 로우레벨(접지 전위 GND)에 있는 경우, 트랜지스터(Q147)는 턴온되고, 트랜지스터(Q148)는 턴오프된다.
그 결과, 공유 센스 앰프 제어 신호 BLI0는 하이레벨(승압 전압 Vpp레벨)에서 출력된다.
노드(148)가 하이레벨(승압 전압 Vpp레벨)에 있는 경우, 트랜지스터(Q147)는 턴오프되고, 트랜지스터(Q148)는 턴온된다.
그 결과, 제1레벨 선택부(146)의 노드(149)의 레벨에 있는 공유 센스 앰프 제어 신호 BLI0가 제공된다.
더욱 특히, 노드(149)가 하이레벨(전원 전압 Vcc레벨)에 있는 경우, 공유 센스 앰프 제어 신호 BLI0는 하이레벨(전원 전압 Vcc레벨)에서 출력된다.
노드(149)가 로우 레벨(전원 전의 GND)에 있는 경우, 공유 센스 앰프 제어 신호 BLI0는 ''로우레벨(접지 전위 GND)에서 출력된다.
상기와 같은 BLI 드라이버(141)가 구성되어 있기 때문에, 제어 신호 BLIS0가 하이 레벨(전원 전압 Vcc레벨)에 있는 경우, 공유 센스 앰프 제어 신호 BLI0는 하이레벨(승압 전압 Vpp레벨)에서 출력된다.
제어 신호 BLIK0가 로우레벨에 있고, 또한 제어 신호 BLIM가 하이 레벨(전원 전압 Vcc레벨)에 있는 경우, 공유 센스 앰프 제어 신호 BLI0는 로우레벨(접지 전위 GND)에서 출력된다.
한편, 제어 신호 BLIS0가 로우레벨(접지 전위 GND)에 있고, 제어 신호 BLIM가 로우레벨(접지전위 GND)에 있는 경우, 공유 센스 앰프 제어 신호 BLI0는 하이레벨(전원 전압 Vcc레벨)에서 출력된다.
따라서, 제어 신호 BLIS, BLIM의 레벨에 따라서, 접지 전위 GND, 전원 전압 Vcc 레벨, 승압 전압 Vpp레벨의 3개의 레벨의 공유 센스 앰프 제어 신호 BLI0가 출력될 수 있다.
다음에, 상기와 같이 구성된 다이나믹형 반도체 기억장치의 동작에 관하여 설명하겠다.
제6도를 참조하여, 장치가 스탠바이(stand-by)상태에 있는 경우, 행 어드레스 스트로브 신호 /RAS는 하이레벨에 있다.
행 어드레스 스트로브 신호 /RAS가 로우레벨로 강하하여, 장치가 액트브 상태가 되면, 외부에서 인가된 어드레스 신호 An(A0∼A8)는 행 어드레스 RA로써 장치에 혼합되고, 내부 행 어드레스 신호 RAn가 출력된다.
행 어드레스 스트로브 신호 /RAS가 로우레벨로 강하하는 경우, 워드선 구동 마스터 신호x는 소정 시간동안 지연된 후 하이 레벨로 상승한다.
x 서브디코더(subdecoder)(12)는, 내부 행 어드레스 신호 RAn 및 워드선 구동마스터 신호x에 응답하여 워드선 서브디코드 신호x1-x4를 발생시킨다. 이 경우, 워드선 서브디코드 신호x1-x4 중의 오직 하나만이 하이레벨로 상승한다.
워드선 서브 디코드 신호x1-x4에 응답하여, 1개의 워드선이 선택되고, 워드선 W로우 증의 하나는 하이레벨로 상승한다.
그 결과, 선택된 워드선에 접속되는 메모리셀에 격납된 신호 전하가 비트선상으로 전달되고, 센스 기간이 개시한다.
행 어드레스 스트로브 신호 /RAS가 로우레벨로 강하하면, 지연 신호인 행 어드레스 스트로브 지연 신호 /RASD가 소정 시간 후 로우 레벨로 강하한다.
행 어드레스 스트로브 신호 /RAS가 로우레벨로 강하할 때, 반전 신호인 제어 신호 BLIM는 ''하이레벨로 상승한다.
행 어드레스 스트로브 지연 신호 /RASD가 강하하면, 블록 선택 신호 발생 회로(8)가 활성화되고, 대부 행 어드레스 신호 RA0, RA1의 조합에 따라서 선택된 블록 선택 신호 BS0-BS3중의 하나를 제하고, 다른 3개가 하이레벨로 상승한다.
블록 선택 신호 BS0-BS3중의 3개가 하이레벨로 상승하는 경우, 공유센스 제어부(13)에 의해서 선택된 제어 신호 BLIS0-BLIS3중의 하나를 제하고, 다른 3개의 제어 신호는 ''로우''레벨로 하강한다.
동일하게, 제어 신호 BLIK0-BLIK3중의 3개는 하이레벨로 상승한다.
이 때, BLI 드라이버부(14)는, 선택된 공유 센스 앰프 제어 신호를 제하고, 공유 센스 앰프 제어 신호 BLI0-BLI3중의 3개를 하이레벨(승압 전압 Vcc래벨)에서 로우레벨(접지 전위 GND)로 끌어내린다.
그 결과, 소정의 메모리셀 어레이는 대응하는 센스 앰프에 접속되어, 선택 상태로 된다.
다른 메모리셀 어레이는 비선택 상태로 된다.
행 어드레스 스트로브 신호 /RAS가 하이레벨로 상승하는 경우, 내부 행 어드레스 신호 RAn, 워드선 구동 마스터 신호x, 워드선 서브디코드 신호x1-x4, 원드선 W로우는 로우레벨을 획득하고, 센스 기간이 완료한다. 장치는 다시 스탠바이 상태로 복귀한다.
행 어드레스 스트로브 신호 /RAS가 하이레벨로 상승하는 경우, 블록 선택 신호 발생 회로(8)는 반전 신호인 제어 신호 BLIM를 로우레벨로 끌어내린다.
제어 신호 BLIM가 로우레벨로 하강하는 경우, 공유 센스 앰프 제어 신호 BLI0-BLI3 중의 로우레벨에 있는 신호는 전원 전압 Vcc레벨로 상승한다. 이때, 승압 전압 Vpp이 사용되지 않기 때문에, 장치는 변환으로 인한 손실에 의해서 영향받지 않는다.
소비 전류는 증가되지 않으며, 소비 전력이 감소될 수 있다.
다음에, 행 어드레스 스트로브 신호 /RAS는 하이레벨로 상승하며, 지연신호인 행 어드레스 스트로브 지연 신호 /RASD는 소정 시간후에 하이레벨로 상승한다.
행 어드레스 스트로브 지연 신호 /RASD가 하이레벨로 상승하는 경우, 블록 선택 신호 BS0-BS3는 로우 레벨이 된다.
블록 선택 신호 BS0-BS3가 로우레벨이 되는 경우, 제어 신호 BLIS0-BLIS3는 하이레벨이 되고, 제어 신호 BLIK0-BLIK3는 로우레벨이 된다.
제어 신호 BLIS0-BLIS3가 하이레벨이 되면, 공유 센스 앰프 제어 신호 BLI0-BLI3는 하이레벨(승압 전압 Vpp레벨)이 된다.
그 결과, 공유 센스 앰프 제어 신호 BLI0-BLI3중 3개의 비선택 신호를 전원 전압 Vcc레벨에서 승압전압 Vpp레벨로 상승시키는 것이 가능하다.
장치의 상기와 같은 동작때문에, 액티브 기간에서 선택된 공유 센스 앰프 제어 신호는 승압 전압 Vpp레벨에서 센스 앰프와 메모리셀 어레이의 비트선의 접속을 제어하는 트랜지스터에 입력된다.
따라서, 전원 전압이 변동하여도, 장치는 오동작하는 일이 없다.
비선택 공유 센스 앰프 제어 신호가 접지 전위 GND에서 승압 전압 Vpp레벨로 상승하는 경우, 신호는 일단 전원 전압 Vcc레벨로 상승한 후, 승압 전압 Vpp레벨로 상승하게 된다.
따라서, 장치는, 비선택 공유 센스 앰프 제어 신호가 전원 전압 Vcc레벨로 상승할 때까지 승압에 의한 손상에 의해서 영향받지 않는다.
소비 전류는 증가하지 않으며, BLI 드라이버(141)∼(144)에 의한 소비전력이 대폭으로 저감될 수 있다.
각각의 전압은 안정하기 때문에, 안정한 공유 센스 앰프 제어 신호를 출력할 수 있으며, 장치의 안정한 동작을 이행할 수 있다.
본 발명에 의한 소비 전력의 저감이 효과에 관하여 구체적으로 설명한다. 접지 전위 GND에서 승압전압 Vpp레벨로 상승하는 경우에 소비되는 전류 I는 다음의 식으로 표현된다.
I = (Vpp° Cp)/tc°a )
위의 식에서, Cp는 상승시의 부하 용량이고, tc는 사이클 타임이며, a는 승압 전원 전압 Vpp레벨을 만들어내는데의 효율이다.
예를들어, Vpp=5.5V인 경우, 종래예에서와 같이 단숨에 승압 전압 Vpp레벨까지 상승한 경우의 소비전류 I0는, 변환 효율 a이 0.4일 경우, 13.75Cp/tc(mA)로 된다.
한편, 본 발명에서와 같이 신호가 일단 전원 전압 Vcc레벨까지 상승한 경우, 변환 효율 a은 변환에 의해서 야기되는 손실이 없기 때문에 1로 설정될 수 있다.
전원 전압 Vcc이 3.3V일 경우, 전원 전압 Vcc레벨까지 상승하는 경우에 소비되는 전류 Ia는 3.3Cp/tc(mA)이다.
전원 전압 Vcc레벨에서 승압 전압 Vpp레벨로 상승하는 경우에 소비되는 전류 IB는 5,5Cp/tc(mA)이다.
따라서, 전체의 소비 전류 I1는 8.8Cp/tc(mA)로 된다.
그 결과, 소비된 전류는 종래예의 64%로 된다.
소비 전력은 소비 전류의 제곱에 비례하기 때문에, 소비 전력은 종래예의 41%로 되어, 종래에 비하여 59%로 소비 전력을 저감할 수 있다.
본 실시예에서와 같이 다이나믹형 반도체 기억장치에 본 발명을 적용하는 경우, 신호선은, 충전시에 부하로 되는 공유 센스 앰포 제어 신호를 길게 전달한다.
따라서, 부하 용량이 크게 되어, 소비 전력의 저감 효과가 더욱 현저한 것으로 된다.
다음에, 판독시, 기록시, 리프레시시등의 동작에 관해서 설명한다.
판독시에, 공유 센스 앰프 제어 신호 BLI에 응답하여 선택된 메모리셀에서 판독된 데이터는 젠스 앰프에 의해서 증폭되어 데이터 입/출력선에 최종적으로 출력된다.
기록시에는, 데이터 입/출력선으로부터 입력된 데이터가 센스 앰프에 의해서 소정의 레벨에 증폭된 후, 공유 센스 앰프 제어 신호 BLI에 대응하는 비트선에 접속되는 메모리셀내에 데이터가 기록된다.
리포레시의 시에, 공유 센스 앰프 제어 신호 BLI에 대응하는 메모리셀에서 비트선에 판독된 데이터는 센스 앰프에 의해서 증폭되며, 비트선을 통하여 메모리셀에 다시 기록된다.
셀프 리프레시할 경우의 동작에 관하여 상세히 설명한다.
셀프 리프레시시에, 각 상기 제어 신호의 원래의 신호로써 작용하는 행 어드레스 스트로브 신호 /RAS는 입력되지 않기 때문에, 셀프 리프레시 동작이 수행될 수 없다.
따라서, 셀프 리포레시 동작을 지령하는 신호에 응답하여 허위의 내부 행 어드레스 스트로브 신호 /RAS를 발생시키는 회로가 필요로 된다.
제16도를 참조하여, 셀프 리프레시 제어 신호 발생 회로는 기본 주기 발생 회로(302), 셀프 리프레시 감지회로(303), 인버터(G301), 게이트(G302) 및 (G303)을포함한다.
예를들어, 셀프 리프레시 제어 신호 발생 회로는 RAS 버퍼(6)와 블록 선택 신호 발생 회로(8)의 사이에 설치된다.
외부에서 인가된 외부 행 어드레스 스트로브 신호 /RASE 및 외부 열 어드레스 스트로브 신호 /CASE는 셀프 리프레시 감지 회로(303)에 입력된다.
일예로써, CBR(/CAS befor RAS)리프레시의 타이밍에 응답하여, 셀프 리프레시 감지 회로(303)는 셀프 리프레시 동작을 감지하고, 셀프 리트레시 감지 신호 SR을 하이레벨에서 게이트(G302)에 출력한다.
외부 행 어드레스 스트로브 신호 /RASE는 기본 주기 발생회로(302)에 입력된다.
외부 행 어드레스 스트로브 신호 /RASE에 응답하여, 기본 주기 발생 회로(302)는 소정 주기로 클록 신호 R를 게이트(G302)에 출력한다.
게이트(G302)는, 입력된 셀프 리프레시 감지 신호 SR와 클록 신호 R사이에서 논리적 생성 동각을 수행한다.
게이트(G302)는 그 결과를 반전하여 게이트(G303)에 출력한다.
외부 행 어드레스 스트로브 신호 /RASE는 인버터(G301)를 통하여 게이트(G303)에 입력된다.
게이트(G303)는 인버터(G301)와 게이트(G302)의 출력 신호 사이에서 논리적인 생성 동작을 수행한다.
게이트(G303)는 그 결과를 반전하여, 내부적으로 사용되는 행 어드레스 스트로브 신호 /RAS로써 출력한다.
제17도를 참조하여, 외부 열 어드레스 스트로브 신호 /CASE가 하이레벨에서 로우레벨로 변화한 후, 외부 행 어드레스 스트로브 신호 /RASE가 하이레벨에서 로우레벨로 강하하는 경우, 셀프 리프레시 감지 회로(303)는 동작상태가 셀프 리프레시 모드로 들어가는 것을 감지하고, 셀프 리프레시 감지 신호 SR를 로우레벨에서 하이레벨로 끌어올린다.
외부 행 어드레스 스트로브 신호 /RASE에 응답하여, 기본 주기 발생 회로(302)는 소정의 주파수로 클록 신호 R을 출력한다.
이 때, 외부 행 어드레스 스트로브 신호 /RASE는 로우레벨에 있기 때문에, 클록 신호 R와 동일한 파형의 신호가 인버터(G301), 게이트(G302) 및 (G303)에 의해서 행 어드레스 스트로브 신호 /RAS로써 최종적으로 출력된다.
상술한 동작으로 인하여, 행 어드레스 스트로브 신호 /RASE가 외부에서 인가되지 않는 경우의 셀프리프레시 모드에 있어서도, 소정의 주기를 가지는 허위의 행 어드레스 스트로브 신호 /RAS를 내부적으로 발생시키는 것이 가능하다.
따라서, 발생된 행 어드레스 스트로브 신호 /RAS에 응탑하여 동작하는 블록 선택 신호 발생 회로(8)에 의해, 셀프 리프레시의 시에 있어서도 동일하게 장치를 동작할 수 있다.
제16도에 표시하는 셀프 리프레시 제어 신호 발생 회로는 CBR 리프레시의 타이밍을 검출하는 것에 의해서 셀프 리프레시 동작의 타이밍을 검출한다. 그러나, RAS 온리 리프레시(RAS only refresh)와 같은 다른 타이밍을 검출하는 것에 의해서 셀프 리프레시 동작의 타이밍을 유사하게 검출할 수 있는 어떤 회로는, 동일하게 허위의 행 어드레스 스트로브 신호 /RAS를 발생시킬 수 있다.
다음에, 제7도를 참조하여 본 발명의 제2의 실시예에 의한 반도체 장치에 관하여 설명하겠다.
제2의 실시예에 있어서, BLI 드라이버부 이외의 부는 제1도에 표시하는 반도체 장치와 같은 구성을 가지기 때문에, 그 설명을 생략하겠다.
제 7도를 참조하여, BLI 드라이버부(114)는 BLI 드라이버(15])∼(154)를 포함한다.
BLI 드라이버(151)는 례벨 변환부(145), 제1레벨 선택부(146), 제 2 레벨 선택부(147)를 포함한다.
레벨 변환부(145), 제1레벨 선택부(146), 제2레벨 선택부(147)의 구성은 제5도에 표시하는 구성과 같기 때문에, 그의 설명을 생략한다.
이 실시예에서, 제41레벨 선택부(146)와 제2레벨 선택부(147)사이의 노드(149)는 기타 BLI 드라이버(152)∼(154)의 노드(149)에 접속된다.
각각의 BLI 드라이버는 노드(149)를 공유하고 있다.
이 경우, 노드(149)는 제1레벨 선택부(146)의 트랜지스터(Q145)애 의해서 전원 전압 Vcc레벨에 충전될 수 었고, 노드(149)는 복수의 트랜지스터(Q146)에 의해서 접지 전위 GND에 방전될 수 있기 때문에, 동작 속도를 향상시킨다.
노드(149)와 각각의 전위 사이의 저항은 명렬로 접속되기 때문애, 저항이 작게 되어, 소비 전력을 더욱 저감함 수 있다.
다음에 제8도를 참조하여 본 발명의 제3실시예에 의한 반도체 장치에 관한여 설명한다.
BLI 드라이버 이외의 본 발명의 구성은 제1도에 표시하는 반도체 장치의 구성과 같기 때문에, 그의 설명을 생략한다.
제8도를 참조하여, BLI 드라이버(l61)는 레벨 변환부9165), 제1레벨 선택부9166), 제2레벨 선택부9167)를 포함한다.
레벨 변환부(165)는 제5도에 표시하는 레벨 변환부(145)와 같은 구성을 가지기 때문에, 설명을 생략한다.
제1레벨 선택부(166)는 p채널 MOS 트랜지스터인 트랜지스터(Q165)와, n채널 MOS 트랜지스터인트랜지스터(Q166)을포함한다.
트랜지스터(Q165)는 승압 전압 Vpp과 트랜지스터(Q166)에 접속되고, 그의 게이트는 레벨 변환부(165)에 접속된다.
트랜지스터(Q166)는 접지 전위 GND에 접속되어, 그의 게이트에서 제어 신호 BLIK0가 공급된다.
제2레벨 선택부(167)는 변환 회로로써 작용하는 게이트(G160)와, n채널 MOS 트랜지스터인 트랜지스터(Q167)를 포함한다.
트랜지스터(Q167)는 전원 전압 Vcc과 제1레벨 선택부(166)에 접속되고, 그의 게이트는 게이트 (G160)에 접속된다.
제어 신호 BLIS0가 하이레벨(전원 전압 Vcc레벨)에 있고, 제어 신호 BLIK0가 로우레벨(접지전위 GND)에 있는 경우, 레벨 변환부(165)의 출력 신호는 로우레벨이 되고, 트랜지스터(Q165)는 턴온되고, 트랜지스터(Q166)는 턴오프된다.
그 결과, 하이레벨(승압 전압 Vpp레벨)에 있는 신호가 제1레벨 선택부(166)의 출력 신호로써 제공된다.
이 경우, 승압 전압 Vpp은 전원 전압 Vcc보다 더 크기 때문에, 트랜지스터(Ql67)의 은이나 오프에 관계없이, 제2래벨 선택부(167)는 공유 센스 앰프 제어 신호 BLl0를 하이 레벨(승압 전압 Vpp레벨)에서 출력한다,
제어 신호 BLIS0가 로우 레벨(접지 전위 GND)에 있고 제어 신호 BLIK0가 ''하이 레벨(전원 전압 Vcc레벨)에 있는 경우, 레벨 변환부(165)의 출력 신호는 하이 레벨(승압 전압 Vpp레벨)에서 제공되며, 트랜지스터(Q165)는 턴오프되고, 트랜지스터(Q166)는 턴온된다.
그 결과, 제1레벨 선택부(166)의 출력 신호는 로우레벨(접지 전위 GND)에 제공된다.
이 경우, 제어 신호 BLIM가 로우레벨에 있다면, 게이트(G160)의 출력 신호는 ''하이''레벨(전원 전압 Vcc레벨)에서 제공되고, 트랜지스터(Q167)는 턴온된다.
그 결과, 제42레벨 선택부(167)는 하이레벨(Vcc-Vth)에서 공유 센스 앰프 제어 신호 BLI0를 출력하고, 이 상태에서 트랜지스터(Q167)의 한계치 전압은 Vth가 된다.
한편, 제어 신호 BLIM가 하이 레벨에 있는 경우, 트랜지스터(Q167)는 턴오프되고, 공유 센스 앰프제어 신호 BLI0는 로우레벨(접지 전위 GND)에서 출력된다.
상술한 바와 같이, 제어 신호 BLIS0, BLIK0, BLIM의 레벨에 따르면, BLI 드라이버(161)는 접지 전위 GND, Vcc-Vth레벨, 승압 전압 Vpp레벨의 3개의 레벨에서 공유 센스 앰프 제어 신호 BLI0을 출력할 수 있다,
BLl 드라이버(161)가 적용되는 본 실시예에 의한 반도체 장치의 동작은 제6도에 표시하는 다이밍 차트에 의해서 표시되는 동작과 같기 때문에, 공유 센스 앰프 제어 신호가 승압 전압 Vpp로 상승할 때 전원 전압 Vcc의 신호보다는 Vcc-Vth레벨의 신호가 제공되는 점을 제외하고는, 그의 설명을 생략한다.
상기 구성으로 인해서, 본 실시예에 있어서도, Vcc-Vth레벨로 상승할 때까지는 승압에 의한 손실에 의해서 장치가 영향받지 않는다.
소비 전류가 증대하지 않기 때문에, 장치의 소비 전력을 저감할 수 있다.
각각의 전압은 안정하기 때문에, 안정한 공유 센스 앰프 제어 신호를 출력할 수 있어서, 장치의 안정한 동작을 실행할 수 있다.
본 실시예에 있어서, BLI 드라이버(161)의 구성은 단순하다.
레이아웃 면적을 축소할 수 있고, 반도체 장치를 고집적화로 할 수 있다.
제1도에 표시하는x 발생 회로(7)에 본 발명이 적용되는 일예를 설명한다.
x 발생 회로(7)는 승압 전압 Vpp레벨에서 워드선을 구동하기 위해 워드선 구동 마스터 신호x를 출력하는 경우가 있다.
따라서,x 발생 회로(7)에 본 발명의 각각의 실시예를 동일하게 적용할 수 있다.
제l8도를 참조하여x 발생 회로는 인버터(G331)∼(G335)와 BLI 드라이버(300)를 포함한다.
BLI 드라이버(300)는 제5도에 표시하는 BLI 드라이버(141)와 유사하기 때문에, 동일하거나 대응하는 부분에는 같은 부호를 붙이고, 그의 설명은 생략한다.
행 어드레스 스트로브 신호 /RAS는 RAS 버퍼(6)에서 인버터(G331)에 입력된다.
행 어드레스 스트로브 신호 /RAS는 인저터(G332)를 통하여 인버터(G333)와 제1레밸 선택부(146)에 출력된다.
인버터(G333)에 입력된 신호는 인버터(G334)에 입력되어 지연된다.
신호는 인버터(G335)를 통하여 트랜지스터(Q142)의 게이트와 트랜지스터(Q144)의 게이트에 입력된다.
따라서, 레벨 변환부(145)에 입력된 각각의 신호는 인버터(G333) 및 (G334)에 의한 지연 시간만큼 제41레벨 선택부(146)에 입력되는 신호에서 지연되어 입력된다.
그 결과, BLI 드라이버(300)는 제5도에 표시하는 BLI 드라이버(141)와 유사하게 동작한다.
행 어드레스 스트로브 신호 /RAS에 응답하여, 접지 전원 GND에서 전원 전압 Vcc레벨까지 일단 상승된 후, 전원 전압 Vcc레벨에서 승압 전압 Vpp레벨까지 상승되는 워드선 구동 마스터 신호x가 출력된다.
워드선 구동 마스터 신호x를 발생하는 종래의 방법으로써, 전원 전압 Vcc레벨의 신호가 지연되고, 전하는 커패시터에 축적되머, 승압 전압 레벨의 신호는 출력된다.
그러나, 본 실시예에 있어서, 안정하게 공급된 전원 전압 Vcc와 승압 전압 Vpp를 선택하는 것에 의해서 동일한 파형의 신호가 출력되고, 안정한 전압 레벨에서 워드선 구동 마스터 신호x를 발생할 수 있기 때문에, 장치의 안정한 동작을 실현할 수 있다.
상술한 각각의 실시예에 있어서, 본 발명은 다이나믹형 반도체 기억장치에 적용된다.
그러나, 본 발명은, 장치가 승압 전압을 사용하고 승압 전압 레벨까지 상승하는 동작을 수행한다면, 동일한 효과를 얻도록 다른 반도체 장치에도 적용될 수 있다.
예를들면, 본 발명은 플래시 메모리 장치와 같은 다른 반도체 장치에도 적용될 수 있다.
본 발명이 자세히 설명되고 예시되었다 하더라도, 설명과 예시만에 의한 것이고 제한이 없으며, 본발명의 정신과 범위는 계류된 청구항의 용어에 의해서만 제한될 뿐이다.

Claims (16)

  1. 제1및 제2의 제어 신호에 응답하여 제공된 제3의 제어신호(BLI0-BLI3)가 제1전압 레벨에서 승압된 제2전압 레벨로 변하는 타이밍에 응답하여 소정의 동작을 행하는 반도체 장치에 있어서, 상기 제1제어 신호(BLIM)에서 지연된 상기 제2제어 신호(BLIS0-BLIS3,BLIK0-BLIK3)를 제공하는 출력수단(8,13)과 상기 제1전압 레벨에서 상기 제2전압 레벨로 상승하는 상기 제3제어 신호를 구비하고, 상기 제3제어 신호가 상기 게1제어 신호에 응답하여 상기 제1전압 레벨과 상기 제2전압 레벨의 중간에 있는 제3전압 레벨로 끌어당겨진 후, 상기 제2제어 신호에 응답하여 상기 제2전압 레벨로 끌어당겨지는 제어 신호 출력 수단(14)을 포함하는 것을 특징으로 하는 반도체 장치
  2. 제1항에 있어서, 상기 제3전압 레벨은 상기 반도체 장치에 외부적으로 제공된 전원 전압 레벨이며, 상기 제2전압 레밸벨 상기 전원 전압을 승압하는 것에 의해서 얻어지는 승압된 전압 레벨이며, 상기 제1전압 레벨은 접지 전위인 것을 특징으로 하는 반도체 장치
  3. 제1항에 있어서, 상기 제어 신호 출력 수단은, 상기 제1제어 신호에 응답하여 상기 제1전압 레벨의 출력 신호 또는 상기 제3전압 레벨의 출력 신호를 선택적으로 제공하는 제1선택 수단(146)과 상기 제2제어 신호에 응답하여 상기 제2전압 레벨의 출력 신호나 상기 제1선택 수단에 의해서 선택된 출력 신호를 선택적으로 공급하는 제2선택 수단(145,147)을 포함하는 것을 특징으로 하는 반도체장치
  4. 제3항에 있어서, 상기 제2제어 신호는 상기 제3전압 레벨의 신호를 포함하고, 상기 제2선택 수단은 상기 제3전압 레벨의 상기 제2제어 신호를 상기 제2전압 레벨의 제4제어 신호로 변환하여 출력하는 레벨 변환 수단(145)과, 상기 제4제어 신호에 응답하여, 상기 제2전압 레벨의 출력 신호 또는 상기 제1 선택 수단에 의해서 선택된 출력 신호를 선택적으로 제공하는 제 3 선택 수단(147)을 포함하는 것을 특징으로 하는 반도체 장치
  5. 제4항에 있어서, 상기 제1선택 수단은 상기 제3전압 레벨의 전압에 접속되고, 상기 제1제어신호를 받는 게이트를 가지는 제1 의 PMOS 트랜지스터(Q145)와, 상기 제 1 전압 레벨의 전압과 상기 제1위 PMOS 트랜지스터에 접속되고, 상기 제1제어 신호를 받는 게이트를 가지는 제1의 NMOS 트랜지스터(Q146)를 포함하며, 상기 제2제어 신호는 서로 상보적인 2개의 상보 신호(BLIK0-BLIK3, BLIS0-BLIS3)를 포함하며, 상기 레벨 변환 수단은 상기 제2전압 레벨의 전압에 접속된 제2의 PMOS 트랜지스터(Q141)와, 상기 제41전압 레벨의 전압 및 상기 제2의 PMOS 트랜지스터에 접속되고, 상기 상보 신호(BLIK0-BLIK3)증의 하나를 받는 게이트를 가지는 제2의 NMOS 트랜지스터(Q142)와, 상기 제2전압 레벨의 전압에 접속되고, 상기 제42의 PMOS 트랜지스터와 상기 제2의 NMOS 트랜지스터의 접속부의 신호를 받는 게이트를 가지는 제3의 PMOS 트랜지스터(Q143)와, 상기 제1전압 레벨의전압 및 상기 제3의 PMOS 트랜지스터에 접속되고, 상기 상보 신호(BLIS0-BLIS3)중의 다른 것을 받는 게이트를 가지는 제3의 NMOS 트랜지스터(Q144)를 포함하고, 상기 제2의 PMOS 트랜지스터는 상기 제3의 PMOS 트랜지스터와 상기 제3의 NMOS 트랜지스터의 접속부의 신호를 받는 게이트를 가지며, 상기 제3선택 수단은 상기 제2전압 레벨의 전압에 접속되고, 상기 제3의 PMOS 트랜지스터와 상기 제3의 NMOS 트랜지스터의 접속부의 신호를 받는 게이트를 가지는 제4의 PMOS 트랜지스터(Q147)와, 상기 제 4 의 PMOS 트렌지스터와, 상기 제 1 의 PMOS 트랜지스터 및 상기 제 1 의 NMOS 트랜지스터의 접속부에 접속되고, 상기 제3의 PMOS 트랜지스터와 상기 제3의 NMOS 트랜지스터의 접속부의 신호를 받는 게이들 가지는 제4의 NMOS 트랜지스터(Q148)를 포함하는 것을 특징으로 하는 반도체 장치
  6. 제3항에 있어서, 상기 제1및 제2의 선택 수단은, 각각 복수로 제공되고, 상기 제1선택 수단 및 상기 제42선택 수단의 각각 접속부는 함께 접속되는 것을 특징으로 하는 반도체 장치
  7. 제1항에 있어서, 상기 제어 신호 출력 수단은 상기 제2제어 신호에 응답하여, 상기 제1전압 레벨의 출력 신호나 상기 제2전압 레벨의 출력 신호를 선택적으로 제공하는 제1선택 수단(165,166)과, 상기 제1제어 신호에 응답하여, 상기 제3전압 레벨의 출력 신호나 상기 제1선택 수단에 의해서 선택된 출력 신호를 선택적으로 제공하는 제2선택 수단(167)을 포함하는 것을 특징으로 하는 반도체 장치
  8. 제7항에 있어서, 상기 제2제어 신호는 상기 제3전압 레벨의 신호를 포함하고, 상기 제1선택 수단은 상기 제2제어 신호의 상기 제3전압 레벨을 상기 제2전압 레벨로 변환하는 것에 의해서 얻어지는 제4제어 신호를 제공하는 레벨 변환 수단(165)과, 상기 제4제어 신호에 응답하여, 상기 제1전압 레벨의 출력 신호나 상기 제2전압 레벨의 출력 신호를 선택적으로 제공하는 제3선택 수단(166)을 포함하는 것을 특징으로 하는 반도체 장치
  9. 제8항에 있어서, 상기 제2제어 신호는 서로 상보적인 2개의 상보 신호(BLIK0-BLIK3,BLIS0-BLIS3)를 포함하고, 상기 레벨 변환 수단은 상기 제2전압 레벨의 전압에 접속되는 제1의 PMOS 트랜지스터(Q161)와, 상기 제1전압 레벨의 전압과 상기 제1 의 PMOS 트랜지스터에 접속되고, 상기 1개의 상보 신호를 받는 게이트를 가지는 제1의 NMOS 트랜지스터(Q162)와, 상기 제 2 전압 레벨의 전압에 접속되고, 상기 제1의 PMOS 트렌지스터와 상기 제1의 NMOS 트랜지스터의 접속부의 신호를 받는 게이트를 가지는 제2의 PMOS 트랜지스터(Q163)와, 상기 제1전압 레벨의 전압과 상기 제2의 PMOS 트랜지스터에 접속되고, 상기 다른 상보 신호를 받는 게이트를 가지는 제2의 NMOS 트랜지스터(Q164)를 포함하고, 상기 제1의 PMOS 트랜지스터는 상기 제2의 PMOS 트랜지스터와 상기 제2의 NMOS 트랜지스터의 접속부의 신호를 받는 게이트를 가지며, 상기 제3선택 수단은 상기 제2전압레벨의 전압에 접속되고, 상기 제2의 PMOS 트랜지스터와 상기 제2의 NMOS 트랜지스터의 접속부의 신호를 받는 게이트를 가지는 제3의 PMOS 트랜지스터와, 상기 게1전압 레벨의 전압과 상기 제3의 PMOS 트랜지스터에 접속되고, 상기 하나의 상보 신호를 받는 게이트를 가지는 제3의 NMOS 트랜지스터(Q166)를 포함하고, 상기 제2선택 수단은 상기 제1제어 신호를 변환하는 변호나 수단(G160)과, 상기 제3전압 레벨의 전압과 상기 제3의 PMOS 트랜지스터 및 상기 제3의 NMOS 트랜지스터의 접속부 사이애 접속되고, 상기 변환 수단의 출력 신호를 받는 게이트를 가지는 제4의 NMOS 트랜지스터(Q167)를 포함하는 것을 특징으로 하는 반도체 장치
  10. 제1항에 있어서, 정보를 기억하기 위한 제1 및 제2 기억 수단(la,lb,ld)과 상기 제1 및 제2의 기억 수단으로부터 출력된 정보 신호를 증폭하는 증폭 수단(2a,2b)과, 상기 제3제어 신호의 전압 레벨이 상기 제3전압 레벨인 경우애 상기 제1의 기억 수단과 상기 증폭 수단을 접속하고, 상기 제3제어 신호의 전압 레벨이 상기 제1전압 레벨인 경우에 상기 제1의 기억 수단과 상기 증폭 수단을 분리하는 제1의 접속 수단(Q21,Q22,Q25,Q26)과, 상기 제3제어 신호의 전압 레벨이 상기 제3전압 레벨인 경우에 상기 제2의 기억 수단과 상기 증폭 수단을 접속하고, 상기 제3제어 신호의 전압 레벨이 상기 제1전압 레벨인 경우에 상기 제2의 기억 수단 및 상기 증폭 수단을 분리하는 제2의 접속 수단(Q23,Q24,Q27,Q28)을 부가하고, 상기 제어 신호 출력 수단은, 상기 제 1 및 제 2 의 접속 수단에 대응하는 2개의 제1 제어 신호를 출력하고, 상기 반도체 장치가 동작상태일 경우에 상기 제 1 및 제 2 의 접속수단 중의 하나를 턴온하는 것을 특징으로 하는 반도체 장치
  11. 제10항에 있어서, 상기 출력 수단은 상기 반도체 장치의 동작 상태를 한정는 한정 신호(/RAS)하에 응답하여, 상기 제1제어 신호를 공급하는 제1출력 수단(G81)과, 상기 한정 신호를 지연하고, 지연신호(/RASD)를 제공하는 수단(G82,G83)과, 상기 기억 수단을 선택하는 선택 신호(RA0,RA1)에 응답하여, 상기 지연 신호가 활성 상태에 있을 경우에 각각의 기억 수단예 대하여 선택이나 비선택을 지령하는 지령 신호(BS0-BS3)을 제공하는 제2출력 수단(G84-G99)과, 상기 지령 신호 응답하여 상기 제2제어 신호를 제공하는 제3출력 수단을 포함하는 것을 특징으로 하는 반도체 장치
  12. 제11항에 있어서, 상기 반도체 장치는 다이나믹 랜덤 액세스 메모리이며, 상기 한정 신호는 행어드레스 스트로브 신호(/RAS)이며, 상기 선택 신호는 행 어드레스 신호(RA0,RAl)인 것을 특징으로하는 반도체 장치
  13. 제11항에 있어서, 상기 반도체 장치는 다이나믹 랜덤 액세스 메모리이고, 상기 한정 신호는 외부에 인가된 한정 신호이며, 상기 제1출력 수단은 상기 한정 신호에 따라서 셀프 리프레시 동작을 검출하는 셀프 리프레시 동작 검출 수단(303)과, 상기 셀프 리프레시 동작 검출 수단으로부터 제공된 셀프리프레시 동작 감지 신호에 응답하여, 소정 주기의 클록 신호를 제공하는 클록 신호 발생 수단(302,G301-G303)을 포함하는 것을 특징으로 하는 반도체 장치
  14. 제13항에 있어서, 상기 한정 신호는 외부에서 인가된 행 어드레스 스트로 신호(/RASE)와 열 어드레스 스트로브 신호(/CASE)이며, 상기 셀프 리프레시 동작 검출 수단은, 상기 일 어드레스 스트로브 신호가 활성상태가 된 후에 활성 상태가 되는 행 어드레스 스트로브 신호에 응답하여 셀프 리프세시 동작을 검출하는 특징으로 하는 반도체 장치
  15. 제1항에 있어서, 행 및 열 방향으로 배치된 복수의 메모리셀을 포함하는 메모리셀어레이와, 각각이 상기 메모리셀의 대응하는 하나의 접속된 복수의 비트선과, 각각이 상기 메모리셀의 대응하는 하나에 접속된 복수의 워드선을 부가하고, 상기 제어 신호 출력 수단은 상기 제3제어 신호를 제어 신호로써 제공하여 상기 워드선을 활성화하는 수단(G331-G335,300)을 포함하는 것을 특징으로 하는 반도체장치
  16. 반도체 장치에 있어서, 정보를 기억하는 제1및 제2의 기억 수단(1a-ld)과, 상기 제1이나 제2의 기억 수단으로부터 출력된 정보 신호를 증폭하는 증폭 수단(21,22)과, 제어 신호(BLI0-BLI3)에 응답하여, 상기 증폭 수단과, 상기 제1이나 제2의 기억 수단을 선택적으로 접속하는 접속 수단(Q21-Q28)과, 상기 제어 신호를 제1전압 레벨에서 승압된 제2전압 레벨로 끌어올리고, 상기 제어 신호가 상기 제1전압 레벨에서, 상기 제1전압 레벨과 상기 제2전압 레벨의 중간에 있는 제3전압 레벨로 끌어올러진 후, 상기 제2전압 레벨에서 상기 제3전압 레벨로 끌어당겨지는 제어 신호 출력 수단(8,13,14)을 포함하는 것을 특징으로 하는 반도체 장치.
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