KR940026955A - 승압신호를 사용한 반도체장치 - Google Patents

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Abstract

레벨 변환부(145)는, 제어신호(BLIK0, BLISO)에 응답하여 승압된 전원 전압 Vpp레벨에서 또는 접지 전위 GND에서 신호를 출력한다. 제어신호 BLIM에 응답하여, 제1레벨 선택부(146)는 전압 Vcc레벨에서 또는 접지 전위 GND에서 신호를 출력한다.
제2레벨 선택부(147)는 레벨 변환부(145)의 승압된 전압 Vpp레벨의 신호와, 제1레벨 선택부(1476)의 접지 전위 GND의 신호와, 전원 전압 Vcc레벨의 신호로부터 각각의 상기 제어신호에 응답하여 공유 센스앰프 제어신호(BLI0)로서 소정의 신호를 출력한다.
그 결과, 공유 센스 앰프 제어신호(BLI0)가 승압된 전압 Vpp레벨로 끌어올려지는 경우, 전원전압 Vcc레벨 공유 센스 앰프 제어 신호를 끌어올린 후, 승압된 전압 Vpp레벨로 끌어올리는 것이 가능하다.

Description

승압신호를 사용한 반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 실시예에 따른 반도체장치의 구성을 나타내는 블록다이어그램.

Claims (16)

  1. 제1 및 제2의 제어 신호에 응답하여 제공된 제3의 제어신호(BLI0-BLI3)가 제1 전압 레벨에서 승압된 제2전압 레벨로 변하는 타이밍에 응답하여 소정의 동작을 행하는 반도체 장치에 있어서, 상기 제1신호(BLIM)에서 지연된 상기 제2제어신호(BLIS0-BLIS3, BLIK0-BLIK3)를 제공하는 출력 수단(8, 13)과, 상기 제1전압 레벨에서 상기 제2전압 레벨로 상승하는 상기 제3 제어신호를 구비하고, 상기 제3제어신호가 상기 제1 제어신호에 응답하여 상기 제 1 전압 레벨과 상기 제2전압 레벨의 중간에 있는 제3전압레벨로 끌어당겨진후, 상기 제2 제어신호에 응답하여 상기 제2전압 레벨로 끌어당겨지는 제어신호 출력수단(14)을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제3전압 레벨은 상기 반도체 장치에 외부적으로 제공된 전원 전압 레벨이며, 상기 제2전압 레벨은 상기 전원 전압을 승압하는 것에 의해서 얻어지는 승압된 전압 레벨이며, 상기 제1전압 레벨은 접지 전위인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제어신호 출력수단은, 상기 제1제어신호에 응답하여 상기 제1전압 레벨의 출력신호 또는 상기 제3전압 레벨의 출력 신호를 선택적으로 제공하는 제1선택 수단(146)과, 상기 제2제어신호에 응답하여 상기 제2전압 레벨의 출력신호나 상기 제1선택수단에 의해서 선택된 출력 신호를 선택적으로 공급하는 제2선택 수단(145,147)을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제2제어신호는 상기 제3전압 레벨의 신호를 포함하고, 상기 제2선택수단은 상기 제3전압 레벨의 상기 제2제어신호를 상기 제2전압 레벨의 제4제어신호로 변환하여 출력하는 레벨변환 수단(145)과, 상기 제4제어 신호에 응답하여, 상기 제2전압 레벨의 출력 신호 또는 상기 제1선택수단에 의해서 선택된 출력 신호를 선택적으로 제공하는 제3선택수단(147)을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1선택 수단은 상기 제3전압 레벨의 전압에 접속되고, 상기 제1 제어신호를 받는 게이트를 가지는 제1의 PMOS트랜지스터(Q145)와, 상기 제1전압 레벨의 전압과 상기 제1의 PMOS트랜지스터에 접속되고, 상기 제1제어신호를 받는 게이트를 가지는 제1의 NMOS트랜지스터(Q146)를 포함하며, 상기 제2제어신호는 서로 상보적인 2개의 상보 신호 (BLIK0-BLIK3, BLIS0-BLIS3)를 포함하며, 상기 레벨 변환 수단은 상기 제2전압 접속된 제2의 PMOS트랜지스터(Q141)와, 상기 제1전압 레벨의 전압 및 상기 제2의 PMOS트랜시스터에 접속되고, 상기 상보 신호(BLIK0-BLIK3)중의 하나를 받는 게이트를 가지는 제2의 NMOS트랜지스터(Q142)와, 상기 제2전압 레벨의 전압에 접속되고, 상기 제2의 PMOS트랜지스터(Q143)와 상기 제2의 NMOS트랜지스터의 접속부의 신호를 받는 게이트를 가지는 제3의 PMOS트랜지스터(Q143)와 상기 제1전압 레벨의 전압 및 상기 제3의 PMOS트랜지스터에 접속되고, 상기 상보 신호(BLIS0-BLIS3)중의 다른 것을 받는 게이트를 가지는 제3의 NMOS트랜지스터(Q144)를 포함하고, 상기 제2의 PMOS트랜지스터는 상기 제3의 PMOS트랜지스터와 상기 제3의 NMOS트랜지스터의 접속부의 신호를 받는 게이트를 가지며, 상기 제3선택 수단은 상기 제2전압 레벨의 전압에 접속되고, 상기 제3의 PMOS트랜지스터트랜지스터와 상기 제3의 NMOS트랜지스터의 접속부와 신호를 받는 게이트를 가지는 제4의PMOS트랜지스터(Q147)와, 상기 제4의PMOS트랜지스터와, 상기 제1의 PMOS트랜지스터 및 상기 제1의 NMOS트랜지스터의 접속부에 접속되고, 상기 제3의PMOS트랜지스터와 상기 제3의 NMOS트랜지스터의 접속부의 신호를 받는 게이트를 가지는 제4의 NMOS트랜지스터(Q148)를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서, 상기 제1 및 제2의 선택 수단은, 각각 복수로 제공되고, 상기 제1선택 수단 및 상기 제2 선택수단의 각각의 접속부에 함께 접속되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제어신호 출력수단은 상기 제2 제어신호에 응답하여, 상기 제1 전압 레벨의 출력 신호나 상기 제2전압 레벨의 출력 신호를 선택적으로 제공하는 제1 선택수단(165, 166)과, 상기 제1제어신호에 응답하여, 상기 제1전압 레벨의 출력 신호나 상기 제1 선택수단에 의해서 선택된 출력신호를 선택적으로 제공하는 제2 선택수단(167)을 포함하는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 제2제어신호는 상기 제3전압 레벨의 신호를 포함하고, 상기 제1 선택수단은 상기 제2제어신호의 제3전압 레벨을 상기 제2전압 레벨로 변환하는 것에 의해서 얻어지는 제4제어신호를 제공하는 레벨 변환 수단(165)과, 상기 제4제어신호에 응답하여, 상기 제1전압 레벨의 출력 신호나 상기 제2전압 레벨의 출력 신호를 선택적으로 제공하는 제3 선택 수단(166)을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제2제어신호는 서로 상보적인 2개의 상보 신호(BLDK0-BLIK3, BLIO0-BLIS3)를 포함하고, 상기 레벨 변환 수단은 상기 제 2 전압 레벨의 전압에 접속되는 재1의 PMOS트랜지스터(Q161)와, 상기 제1전압 레벨의 전압과 상기 제1의 PMOS트랜지스터에 접속되고, 상기 1개의 상보 신호를 받는 게이트를 가지는 제1의 NMOS트랜지스터(Q162)와, 상기 제2전압 레벨의 전압에 접속되고, 상기 제1의 PMOS트랜지스터와 상기 제1의 NMOS트랜지스터의 접속부의 신호를 받는 게이트를 가지는 제2의 PMOS트랜지스터(Q163)와, 상기 제1전압 레벨의 전압과 상기 제2의 PMOS트랜지스에 접속되고, 상기 다른 상보 신호를 받는 게이트를 가지는 제2의 NMOS트랜지스터(Q164)를 포함하고, 상기 제1의PMOS트랜지스는 상기 제2의 PMOS트랜지스와 상기 제2의 NMOS트랜지스의 접속부의 신호를 받는 게이트를 가지며, 상기 제3선택 수단은 상기 제2전압 레벨의 전압에 접속되고, 상기 제2의 PMOS트랜지스터와 상기 제2의 NMOS트랜지스터의 접속부의 신호를 받는 게이트를 가지는 제3의 PMOS트랜지스터와, 상기 제1전압 레벨의 전압과 상기 제3의 PMOS트랜지스에 접속되고, 상기 하나의 상보 신호를 박는 케이트를 가지는 제3의 NMOS트랜지스(Q166)를 포함하고, 상기 제2선택 수단은 상기 제1제어신호를 변환하는 변환수단(G160)과, 상기 제3전압 레벨의 전압과, 상기 제3의 PMOS트랜지스 및 상기 제3의 NMOS트랜지스터의 접속부 사이에 접속되고, 사이 변환 수단의 출력 신호를 받는 게이트를 가지는 제4의 NMOS트랜지스(Q167)를 포함한는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 정보를 기억하기 위한 제1 및 제2기억 수단(1a, 1b, 1c, 1d)과, 상기 제1 및 제2의 기억 수단으로부터 출력된 정보 신호를 증폭하는 증폭 수단(2a,2b)과, 상기 제3제어신호의 전압 레벨이 상기 제3전압 레벨인 경우에 상기 제1의 기억수단과 상기 증폭 수단을 접속하고, 상기 제3제어신호의 전압 레벨이 상기 제1 전압 레벨인 경우에 상기 제1의 기억수단과 상기 증폭수단을 분리하는 제1의 접속 수단(Q21,Q22,Q25,Q26,)과, 상기 제3제어신호의 전압 레벨이 상기 제3전압 레벨인 경우에 상기 제2의 기억수단과 상기 증폭수단을 접속하고, 상기 제3제어 신호의 전압 레벨이 상기 제1전압 레벨인 경우에 상기 제2의 기억 수단 및 상기 증폭 수단을 분리하는 제2의 접속 수단(Q23,Q24,Q27,Q28)을 부가하고, 상기 제어 신호 출력수단은, 상기 제1 및 제2의 접속 수단에 대응하는 2개의 제1 제어 신호를 출력하고, 상기 반도체 장치가 동작상태일 경우에 상기 제1 및 제2의 접속 수단 중의 하나를 턴온하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 출력 수단은 상기 반도체 장치의 동작 상태를 한정하는 한정 신호(/RAS)에 응답하여, 상기 제1제어 신호를 공급하는 제1 출력 수단(G81)과, 상기 한정 신호를 지연하고, 지연 신호(/RASD)를 제공하는 지연 수단(G82,G83)과, 상기 기억 수단을 선택하는 선택 신호(RA0,RA1)에 응답하여 상기 지연 신호가 활성 상태에 있을 경우에 각각의 기억 수단에 대하여 선택이나 비선택을 지령하는 지령신호(BS0-BS3)을 제공하는 제2 출력 수단(G84-G89)과, 상기 지령 신호에 응답하여 상기 제2 제어 신호를 제공하는 제3 출력 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 반도체 장치는 다이나믹 램덤 액세스 메모리이며, 상기 한정 신호는 행 어드레스 스트로브 신호(/RAS)이며, 상기 선택 신호는 행 어드레스 신호(RA0,RA1)인 것을 특징으로 하는 반도체 장치.
  13. 11항에 있어서, 상기 반도체 장치는 다이나믹 랜덤 액세스 메모리이고, 상기 한정 신호는 외부에 인가된 한정 신호이며, 상기 제1출력 수단은 상기 한정 신호에 따라서 셀프 리프레시 동작을 검출하는 셀프 리프레시 동작 검출 수단(303)과, 상기 셀프 리프레시 동작 검출 수단으로부터 제공된 셀프 리프레시 동작 감지 신호에 응답하여, 소정 주기의 클록 신호를 제공하는 클록 신호 발생 수단(302, G301-G303)을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 한정 신호는 외부에서 인가된 행 어드레스 스트로브 신호(/RASE)와 열 어드레스 스트로브 신호(/CASE)이며, 상기 셈프 리프레시 동작 검출수단은, 상기 열 어드레스 스트로브 신호가 활성상태가 된 후에 활성 상태가 되는 행 어드레스 스트로브 신호에 응답하여 셀프 리프레시 동작을 검출하는 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서, 행 및 열 방향으로 배치된 복수의 메모리셀을 포함하는 메모리셀 어레이와, 각각이 상기 메모리셀의 대응하는 하나에 접속된 복수의 비트선과, 각각이 상기 메모리셀의 대응하는 하나에 접속된 복수의 워드선을 부가하고, 상기 제어신호를 출력 수단은 상기 제3제어신호를 제어신호로써 제공하여 상기 워드선을 활성화하는 수단(G331-G335, 300)을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 반도체 장치에 있어서, 정보를 기억하는 제1 및 제2의 기억수단(1a-1d)과, 상기 제1이나 제2의 기억 수단으로부터 출력된 정보 신호를 증폭하는 증폭수단(21,22)과, 제어신호(BLI0-BLI3)에 응답하여, 상기 증폭수단과 상기 제1이나 제2의 기억 수단을 선택적으로 접속하는 접속수단(Q21-Q28)과, 상기 제어신호를 제1전압 레벨에서 승압된 제2전압 레벨로 끌어올리고, 상기 제어 신호가, 상기 제1전압 레벨에서, 상기 제1전압 레벨과 상기 제2전압 레벨의 중간에 있는 제3전압 레벨로 끌어올려진 후, 상기 제2전압 레벨에서 상기 제3전압 레벨로 끌어당겨지는 제어 신호 출력수단(8,13,14)을 포함하는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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