KR970012694A - 고속 판독 반도체 메모리 - Google Patents

고속 판독 반도체 메모리 Download PDF

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KR970012694A
KR970012694A KR1019960038240A KR19960038240A KR970012694A KR 970012694 A KR970012694 A KR 970012694A KR 1019960038240 A KR1019960038240 A KR 1019960038240A KR 19960038240 A KR19960038240 A KR 19960038240A KR 970012694 A KR970012694 A KR 970012694A
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히로카즈 나가시마
Original Assignee
가네꼬 히사시
닛폰 덴키 가부시끼가이샤
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    • G—PHYSICS
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Abstract

고속 판독 반도체 메모리에 제공되어, 판독 어드레스의 상위 비트가 이전 판독 어드레스의 상위 비트로부터 변할 때 상위 비트가 상기 판독 어드레스의 상위 비트와 동일한 어드레스의 특정 워드의 데이타를 감지 및 증폭하기 위한 센스 증폭기에 의해 소비되는 전류의 피크치를 줄이기 위해, 상기 센스 증폭기는 몇몇 그룹으로 분할된다.
판독 어드레스에 의해 지시된 1개 워드가 포함되어 있는 여러 워드의 데이타를 감지 및 증폭하기 위한 센스 증폭기의 1개 그룹이 먼저 액티브되고, 그리고 다른 그룹은 상기 상위 비트가 변할 때 판독 어드레스의 하위 비트의 논리에 따라 다소 지연되어 액티브되도록 제어를 받는다. 그러므로, 전류 소비의 피크치는 동작 지연없이 줄어들 수 있다.

Description

고속 판독 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예를 나타낸 블럭도.

Claims (2)

  1. 2i+j-1(단, i 및 j는 양의 정수)개의 메모리 셀 유닛(22,23,35,36) ; 상기 2i+j-1개 메모리 셀 유닛(22,23,35,36)으로부터 판독될 워드의 판독 어드레스를 발생하는 어드레스 발생기(17) ; 각각 상기 2i+j-1개 메모리 셀 유닛(22,23,35,36)의 각각으로부터 선택됨과 아울러, 각각 제(i+j-1) 하위 비트의 상위 비트가 서로 동일한 어드레스를 가지고 있는 메모리 셀의 2i+j-1개 워드를, 상기 판독 어드레스에 따라 선택하는 선택 수단(20,21,24,25,33,34) ; 상기 선택 수단(20,21,24,25,33,34)에 의해 선택된 메모리 셀의 상기 2i+j-1개 센스 증폭기 저장되어 있는 데이타를 각각 감지 및 증폭하는 2i+j-1개 센스 증폭기 유닛(4,5,31,32) ; 상기 2i+j-1개 센스 증폭기 유닛(4,5,31,32); 각각에 의해 감지 및 증폭된 데이타의 워드를 각각 래치하는 2i+j-1개의 래치 유닛(2,3,37,38) ; 상기 판독 어드레스의 (i+j-1) 하위 비트의 논리에 따라, 래치된 데이타가 출력되도록 상기 2i+j-1래치 유닛(2,3,37,38)중 한 유닛을 제어하고 디코딩을 행하는 디코더(26) ; 센스 증폭기 인에이블 신호와, 상기 판독 에드레스의 제(i+j-1) 하위 비트의 상위 비트가 상기 판독 어드레스의 이전 판독 어드레스의 그 상위 비트와 다른 모든 타이밍에 이어서 상기 센스 증폭기 인에이블 신호가 액티브되는 기간의 후단부에서 액티브되는 래치 타이밍 신호를 발생하는 펄스 발생기(1) ; 및 상기 판독 어드레스의 제(i+j-1)하위 비트의 상위 비트가 상기 판독 어드레스의 이전 판독 어드레스의 그 상위 비트와 다를때 상기 판독 어드레스이 제j하위 비트부터 제(i+j-1) 하위 비트까지의 i 비트의 논리에 따라 2쌍의 인에이블 신호와 타이밍 신호를 발생하는 선택 지연 회로(6)를 구비하고 있고, 상기 2쌍의 인에이블 신호와 타이밍 신호 각각은 상기 퍼릇 발생기(1)에 의해 발생된 상기 증폭기 인에이블 신호 및 상기 래치 타이밍 신호의 파형과 동일한 파형과 동일한 파형을 가지고 있고, 그리고 상기 2i+j-1개 센스 증폭기 유닛(4,5,31,32) 중 2j-1개 유닛과 상기 2i+j-1개 래치 유닛(2,3,37,38)중 2j-1개 유닛을 액티브시키며, 상기 2i+j-1개 래치 유닛(2,3,37,38) 중 상기 2j-1개 유닛 각각은 상기 선택 유닛(20,21,24,25,33,34)에 의해 선택된 상기 2i+j-1개 워드 중 2j-1개 워드 각각의 데이타를 감지 및 증폭하는 상기 2i+j-1개 센스 증폭기 유닛(4,5,31,32)중 상기 2j-1개 유닛에 대응하고, 상기 2j-1개 워드 각각의 제j하위 비트부터 제(i+j-1) 하위 비트까지의 i비트는 논리는 서로 동일하며, 그리고 상기 판독 어드레스에 의해 지지된 워드가 포함되어 있는 2i+j-1개 워드에 대응하는, 상기 2쌍의 인에이블 신호와 타이밍 신호중 한쌍은 상기 센스 증폭기 인에이블 신호와 상기 래치 타이밍 신호에 동기되고, 상기 2쌍의 인에이블 신호와 타이밍 신호중 다른 쌍(들)은 상기 센스 증폭기 인에이블 신호와 상기 래치 타이밍 신호로부터 지연되는 것을 특징으로 하는 고속 판독 반도체 메모리.
  2. 4개의 메모리 셀 유닛(22,23,35,36) ; 상기 4개 메모리 셀 유닛(22,23,35,36)으로부터 판독될 워드의 판독 어드레스를 발생하는 어드레스 발생기(17) ; 각각 상기 4개 메모리 셀 유닛(22,23,35,36)의 각각으로부터 선택됨고 아울러, 각각 제2하위 비트의 상위 비트가 서로 동일한 어드레스를 가지고 있는 메모리 셀의 4개 워드를 상기 판독어드레스에 따라 선택하는 선택 수단(20,21,24,25,33,34) ; 상기 선택 수단(20,21,24,25,33,34)에 의해 선택된 셀의 상기 4개 워드 각각에 저장되어 있는 데이타를 각각 감지 및 증폭하는 4개 센스 증폭기 유닛(4,5,31,32) ; 상기 4개 센스 증폭기 유닛(4,5,31,32) 각각에 의해 감지 및 증폭된 데이타의 워드를 각각 래치하는 4개의 래치유닛(2,3,37,38) ; 상기 판독 어드레스의 2하위 비트의 논리에 따라, 래치된 데이타를 출력되도록 상기 4래치 유닛(2,3,37,38) 중 한 유닛을 제어하고 디코딩하는 디코더(26) ; 센스 증폭기 인에이블 신호와, 상기 판독 어드레스의 제2하위 비트의 상위 비트가 상기 판독 어드레스의 이전 판독 어드레스의 그 상위 비트와 다른 모든 타이밍에 이어서 상기 센스 증폭기 인에이블 신호가 액티브되는 기간의 후단부에서 액티브되는 래치 타이밍 신호를 발생하는 펄스 발생기(1); 및 상기 판독 어드레스의 제2하위 비트의 상위 비트가 상기 판독 어드레스의 이전 판독 어드레스의 그 상위 비트와 다를 때 상기 판독 어드레스의 제2하위 비트의 논리에 따라 2쌍의 인에이블 신화 타이밍 신호를 발생하는 선택 지연 회로(6)를 구비하고 있고, 상기 2쌍의 인에이블 신호와 타이밍 신호 각각은 상기 펄스 발생기(1)에 의해 발생된 상기 증폭기 인에이블 신호 및 상기 래치 타이밍 신호의 파형과 동일한 파형을 가지고 있고, 그리고 상기 4개 센스 증폭기 유닛(4,5,31,32) 중 2개 유닛과 상기 4개 래치 유닛(2,3,37,38)중 2개 유닛 액티브시키며, 상기 4개 래치 유닛(2,3,37,38)중 상기 2개 유닛 각각은 상기 선택 유닛(20,21,24,25,33,34)에 의해 선택된 상기 4개 워드중 2개 워드 각각의 데이타를 감지 및 증폭하는 상기 4개 센스 증폭기 유닛(4,5,31,32)중 상기 2개 유닛에 대응하고, 상기 2개 워드 각각의 제2하위 비트의 논리는 동일하며, 상기 판독 어드레스에 의해 지시된 워드가 포함되어 있는 2개 워드에 대응하는, 상기 2쌍의 인에이블 신호와 타이밍 신호중 한쌍은 상기 센스 증폭기 인에이블 신호와 상기 래치 타이밍 신호에 동기되고, 상기 2쌍의 인에이블 신호와 타이밍 신호중 다른 쌍은 상기 센스 증폭기 인에이블 신호와 상기 래치 타이밍신호로부터 지연되는 것을 특징으로 하는 고속 판독 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960038240A 1995-08-30 1996-08-30 고속 판독 반도체 메모리 KR100219008B1 (ko)

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