KR100219008B1 - 고속 판독 반도체 메모리 - Google Patents

고속 판독 반도체 메모리 Download PDF

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가네꼬 히사시
닛본 덴기 가부시기가이샤
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Abstract

고속 판독 반도체 메모리에 제공되어, 판독 어드레스의 상위 비트가 이전 판독 어드레스의 상위 비트로부터 변할 때 상위 비트가 상기 판독 어드레스의 상위 비트와 동일한 어드레스의 특정 워드의 데이타를 감지 및 증폭하기 위한 센스 증폭기에 의해 소비되는 전류의 피크치를 줄이기 위해, 상기 센스 증폭기는 몇몇 그룹으로 분할된다.
판독 어드레스에 의해 지시된 1개 워드가 포함되어 있는 여러 워드의 데이타를 감지 및 증폭하기 위한 센스 증폭기의 1개 그룹이 먼저 액티브되고, 그리고 다른 그룹은 상기 상위 비트가 변할 때 판독 어드레스의 하위 비트의 논리에 따라 다소 지연되어 액티브되도록 제어를 받는다. 그러므로, 전류 소비의 피크치는 동작 지연없이 줄어들 수 있다.

Description

고속 판독 반도체 메모리
본 발명은 고속 판독 기능을 갖춘 고속 판독 반도체 메모리에 관한 것으로, 특히 보다 낮은 전압으로 구동 가능한 고속 판독 반도체 메모리에 관한 것이다.
제4도는 종래 고속 판독 반도체 메모리의 일예를 나타낸 블록도이며, 이 종래 고속 판독 반도체 메모리는 메모리 셀 유닛(22,23,35,36); 이 메모리 셀 유닛(22,23,35,36)에 대한 판독 어드레스의 상위 비트(AD3-ADn)를 발생하는 제1어드레스 발생기(17); 메모리 셀 유닛의 워드라인을 액티브시키고 Y 선택기(24,25,33,34)를 제어함으로써, 상기 판독 어드레스의 상위 비트(AD3-ADn)에 의해 지시된 메모리 셀 유닛(22,23,35,36)으로부터 메모리 셀의 연속적인 4개 워드를 선택하되, 각각의 메모리 셀(22,23,35,36)의 비트라인의 1개 워드를 각각 선택하는 X 디코더(20)와 Y디코더(21); 각각의 Y 선택기(24,25,33,34)를 통해 각각 전달되는 메모리 셀의 워드의 논리를 각각 감지 및 증폭하는 센스증폭기유닛(4,5,31,32); 이 센스증폭기유닛(4,5,31,32)의 판독 데이타를 각각 래치하는 래치유닛(2,3,37,38); 제2 및 제3어드레스 발생기(18,19)에 의해 발생된 판독 어드레스의 두 하위 비트(ADl,AD2)의 논리에 따라, 외부 출력을 위해 판독 데이타를 버퍼링하는 출력 회로(16)로 상기 래치된 데이타가 출력되도록 상기 래치 유닛(2,3,37,38)중 한 유닛을 제어하는 2비트 디코더(26); 및 상기 판독 어드레스의 상위 비트(AD3-ADn)중 어느 비트의 논리가 변하는 타이밍 마다, 센스증폭기유닛(4,5,31,32)을 제어하기 위한 센스 증폭기 인에이블 신흐(DE)와 래치유닛(2,3,37,38)을 제어하기 위한 래치 타이밍 신호(DL)를 발생하는 펄스 발생기(1)를 구비하고 있다.
제5도는 제4도의 종래 고속 판독 반도체 메모리의 동작을 나타낸 타이밍도이다.
연속적인 어드레스가 데이타블록의 판독을 위해 주어짐과 아울러, 상기 어드레스의 상위 비트(AD3-ADn)중 한 상위비트(이 경우에, AD3 이어야함)의 논리가 예컨대제5도에 도시된 타이밍 T0 에서 변화될 때, 펄스 발생기(1)는 센스증폭기 인에이블 신호(DE)와 래치 타이밍 신호(DL)를, 제5도에 도시된 순서대로 타이밍(T0)에 이어서 발생한다.
모든 센스증폭기유닛(4,5,31,32)은 상기 센스증폭기 인에이블신호(DE)가 LOW 레벨인 동안에 액티브되어, X 및 Y 디코더(20,21)에 의해 선택된, 대응하는 Y 선택기를 통해 전달되는 메모리 셀의 워드의 논리를 검출 및 증폭한다. 따라서, 각각의 어드레스의 상위 비트가 동일한 4개 워드의 데이타는 제5도에 도시된 센스증폭기유닛(4,5,31,32)에 의해 즉시 판독된다.
다음에, 래치 타이밍 신호(DL)는, 센스증폭기 인에이블 신호(DE)가 모든래치유닛(2,3,37,38)의 제어를 위해 LOW 레벨을 유지하는 동안에, LOW 레벨로 되어, 대응하는 각각의 센스증폭기유닛(4,5,31,32)에 의해 판독된 데이타를 래치시키게 된다.
래치 유닛(2,3,37,38)에 의해 래치된 이들 4개 워드 데이타는 제5도에 도시된 바와 같이 타이밍(T0,T1,T2,T3)에서 연속적으로 지시된 상기 판독 어드레스의 하위 2비트(ADl,AD2)의 논리 발생후와 일치하여 그리고 조금뒤에, 출력 회로(16)에서의 외부 출력을 위해 버퍼링된 후, 이 경우에 있어서 연속적으로 출력된다.
따라서, 제4도의 고속 판독 반도체 메모리에서, 판독 어드레스 열이 주어지면, 상위 비트(AD1-ADn)의 논리가 달라지는 어드레스를 가지고 있는 제1워드의 데이타가 메모리셀 선택과정, 데이타 검출과정, 데이타 래치과정, 래치유닛 선택과정 및 외부출력을 위한 데이타 버퍼링 과정을 거친후, 출력된다.
그러나, 판독 어드레스의 상위비트(AD3-ADn)의 동일 논리를 가지고 있는 다음 워드의 데이타의 경우에, 연속 어드레스가 주어지면, 래치 유닛 선택 과정과 외부 출력을 위한 데이타 버퍼링 과정만으로, 3개 워드를 판독할수 있으며, 따라서 고속 판독이 제공된다.
여기서, 센스증폭기 인에이블 신호(DE)의 펄스폭은 센스 증폭기 유닛(4,5,31,32)에 의해 소비되는 전류를 최소치로 억제하도록 준비된다.
상기 센스증폭기 유닛(4,5,31,32)에 의해 소비되는 전류는 최고 고속 판독 반도체 메모리의 전체 전력 손실의 절반 이상을 차지한다. 또한, 센스 증폭기에 의해 짧은 기간내에 즉시 소비되는 제5도의 진류(Ic)의 피크치는 센스 증폭기의 수에 비례하여 증가하며, 이 값은 1개 워드의 비트폭과, 센스 증폭기에 의해 즉시 판독될 워드의 수, 즉 제4도 의 고속 판독 반도체 메모리의 예에서는 4개와의 곱에 의해 구해진다.
그러므로, 종래 고속 판독 반도체 메모리에서 많은 수의 센스 증폭기를 즉시 구동하기 위해서는 충분한 용량을 가진 전원이 제공되어야 하는데, 이점이 문제이다.
제1도는 본 발명의 실시예를 나타낸 블록도.
제2도는 제1도의 선택 지연 회로(6)의 일예의 구성을 나타낸 회로도.
제3도는 제1도의 실시예의 신호를 나타낸 타이밍도.
제4도는 종래 고속판독 반도체 메모리의 일예를 나타낸 블록도.
제5도는 제4도의 종래 고속 판독 반도체 메모리의 동작을 나타낸 타이밍도.
[발명의 개요]
그러므로, 본 발명의 주요목적은 설치되어 있는 센스 증폭기의 수에 비해 보다 낮은 전원으로 구동가능한 고속 판독 반도체 메모리를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 고속 판독 반도체 메모리는 4개의 메모리 셀 유닛; 상기 4개 메모리 셀 유닛으로부터 판독될 워드의 판독 어드레스를 발생하는 어드레스 발생기; 각각 상기 4개 메모리 셀 유닛 각각으로부터 선택됨과 아울러, 각각 제2하위비트의 상위 비트가 서로 동일한 어드레스를 가지고 있는 메모리 셀의 4개 워드를, 상기 판독 어드레스에 따라 선택하는 선택 수단; 상기 선택 수단에 의해 선택된 메모리 셀의 상기 4개 워드 각각에 저장되어 있는 데이타를 각각 감지 및 증폭하는 4개 센스 증폭기 유닛; 상기 4개 센스 증폭기 유닛 각각에 의해 감지 및 증폭된 데이타의 워드를 각각 래치하는 4개 래치 유닛; 래치된 데이타가 출력되도록 상기 4래치 유닛중 한 유닛을 제어하고, 상기 판독 어드레스의 2 하위 비트의 논리에 따라 디코딩하는 디코더; 센스 증폭기 인에이블 신호와, 상기 판독 어드레스의 제2하위비트의 상위 비트가 상기 판독 어드레스의 이전 판독 어드레스의 그 상위 비트와 다른 모든 타이밍에 이어서 상기 센스 증폭기 인에이블 신호가 액티브되는 기간의 후단부에서 액티브되는 래치 타이밍 신호를 발생하는 펄스 발생기; 및 상기 판독 어드레스의 제2하위비트의 상위 비트가 상기 판독 어드레스의 이전 판독 어드레스의 그 상위 비트와 다를때 상기 판독 어드레스의 제2하위비트의 논리에 따라 2쌍의 인에이블 신호와 타이밍 신호를 발생하는 선택 지연 회로를 구비하고 있고, 상기 2쌍의 인에이블 신호와 타이밍 신호 각각은 상기 펄스 발생기에 의해 발생된 상기 증폭기 인에이블 신호와 상기 래치 타이밍 신호의 파형과 동일한 파형을 가지고 있고, 그리고 상기 4개 센스 증폭기 유닛중 2개 유닛과 상기 4개 래치 유닛중 2개 유닛을 액티브시키며, 상기 4개 래치 유닛의 상기 2개 유닛 각각은 상기 선택 유닛에 의해 선택된 상기 4개 워드중 2개 워드 각각의 데이타를 감지 및 증폭하는 상기 2개 센스 증폭기 유닛중 상기 2개 유닛에 대응하고, 상기 2개 워드 각각의 제2하위비트의 논리는 서로 동일하며, 그리고 상기 판독 어드레스에 의해 지시된 워드가 포함되어 있는 2개 워드에 대응하는, 상기 2쌍의 인에이블 신호와 타이밍 신호중 한쌍은 상기 센스 증폭기 인에이블 신흐와 상기 래치 타이밍 신호에 동기되고, 상기 2쌍의 인에이블 신호와 타이밍 신호중 다른 쌍은 상기 센스 증폭기 인에이블 신호와 상기 래치 타이밍 신호로부터 지연된다.
그러므로, 센스 증폭기는 본 발명의 고속 판독 반도체 메모리의 동작 지연 없이 절반씩 액티브되며, 이로인해 전류 소비의 피크치는 종래 고속 판독 반도체 메모리의 112 정도로 줄어든다.
다음의 설명, 첨부된 특허청구의 범위, 및 동일한 도면 부호가 동일 또는 대응부분을 나타내는 첨부도면으로부터, 본 발명의 상기 목적 및 기타목적, 특징 및 이점이 명백해진다.
이제, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
제1도는 발명의 일 실시예를 나타낸 블록도로서, 제4도의 종래 고속판독 메모리와 동일한 방법으로 구성되어 있다. 즉, 메모리 셀 유닛(22,23,35,36); 이 메모리 셀 유닛(22,23,35,36)에 대한 판독 어드레스의 상위비트(AD3-ADn)를 발생하는 제1어드레스 발생기(17); 메모리 셀 유닛의 워드 라인을 액티브시키고 Y 선택기(24, 25, 33, 34)를 제어함으로써, 상기 판독 어드레스의 상위 비트(AD3-ADn)에 의해 지시된 메모리 셀 유닛(22,23,35,36)으로부터 메모리셀의 연속적인 4개 워드를 선택하되, 각각의 메모리셀(22, 23,35,36)의 비트라인의 1개 워드를 각각 선택하는 X 디코더(20)와 Y 디코더(21); 각각의 Y 선택기(24,25,33,34)를 통해 각각 전달된 메모리 셀의 워드의 논리를 각각 감지 및 증폭하는 센스증폭기 유닛(4,5,31,32); 이 센스증폭기 유닛(3,5,31,32)의 판독 데이타를 각각 래치하는 래치유닛(2,3,37,38); 제 2 및 제3어드레스 발생기(18,19)에 의해 발생된 판독 어드레스의 두 하위 비트(ADl, AD2)의 논리에 따라, 외부 출력을 위해 판독 데이타를 버퍼령하는 출력 회로(16)로 상기 래치된 데이타가 출력되도록 상기 래치 유닛(2,3,37)중 한 유닛을 제어하는 2비트 디코더(26); 및 판독 어드레스의 상위 비트(AD3-ADn)중 어느 비트의 논리가 변하는 타이밍마다, 센스 증폭기 인에이블 신호(DE)와 래치 타이밍 신호(DL)를 발생하는 펄스 발생기(1)로 구성되어 있다.
그러나, 제1도의 실시예에서, 센스 증폭기 인에이블 신호(DE) 또는 래치 타이밍 신호(DL)는 센스 증폭기 유닛(3,5,31,32)에 또는 래치 유닛(2,3,37,38)에 직접 전달되지 않는다.
본 실시예에서는 선택 지연 회로(6)가 더 제공되어 있는데, 이 선택지연 회로(6)는 센스 증폭기 유닛(4,5)과 래치 유닛(2,3)올 각각 제어하는 한쌍의 제1인에이블 신호(DEl)와 제1타이밍 신호(DLl)와 제1타이밍 신호(DLl)와, 센스 증폭기 유닛(31,32)과 래치유닛(37,38)을 각각 제어하는 다른 한쌍의 제2인에이블 신호(DE2)와 제2타이밍 신호(DL2)를 발생한다.
상기 두 쌍중 한쌍은 센스 증폭기 인에이블 신호(DE)와 래치 타이밍 신호(DL)를 소정기간 동안 지연시킴으로써 얻어지고, 그중 다른 한쌍은 센스 증폭기 인에이블 신호(DE)와 래치 타이밍 신호(DL)로부터 직접 얻어지며, 지연될 상기 쌍은 센스 증폭기 인에이블신호(DE)와 래치 타이밍 신호(DL)가 발생되는 타이밍에서 판독 어드레스의 제2하위비트(AD2)의 논리에 따라 선택된다.
제2도는 상기 선택 지연 회로(6)의 일예의 구성을 나타낸 회로도로서, 이 선택 지연 회로(6)는 전송 게이트(7∼14), 지연유닛(15,39) 및 인버터(40-47)로 구성되어 있다.
펄스 발생기(1)로부터 전달되어온 래치 타이밍 신호(DL)는 지연유닛(15)과 전송 게이트(8,10)에 공급되고, 센스 증폭기 인에이블 신호(DE)는 지연유닛(39)과 전송 게이트(12,14)에 공급된다.
제3어드레스 발생기(19)로부터 전달되어 인버터(40-47) 및 전송 게이트(7-14)에 공급된 제2하위비트(AD2)가 HIGH 레벨이면, 전송 게이트(7,10,11,14)는 ON 되고, 다른 전송 게이트(8,9,12,13)는 OFF 되며, LOW 레벨이면 그 반대 상태로 된다.
그러므로, 제2하위비트(AD2)가 HIGH 레벨이면 센스 증폭기 인에이블 신호(DE)와 래치 타이밍 신흐(DL)는 전송 게이트(10,14)를 직접 통해 제2인에이블 신호(DE2)와 제2타이밍 신호(DL2)로서 각각 출력되고, 그리고 지연유닛(15,39)에 의해 지연된 후 전송 게이트(7,11)를 통해 제1인에이블 신호(DEl)와 제1타이밍 신호(DLl)로서 출력된다. 제2하위비트(AD2)가 로우 레벨이면, 상기 신호(DE, DL)는 제1인에이블 신호(DEl)와 제1타이밍 신호(DL1)로서 직접 출력되고, 그리고 지연후 제2인에이블 신호(DE2)와 제2타이밍 신호(DL2)로서 출력된다.
이제, 제1도로 다시 돌아가서, 본 실시예의 동작에 대하여 상기 실시예의 신호를 나타낸 제3도의 타이밍도를 참조하여 설명한다.
연속적인 판독 어드레스 열이 본 실시예에 주어진다고 하자. 메모리 셀의 4개 워드는, 상위 비트(AD3-ADn)의 논리가 변하는 판독 어드레스가 주어지고 센스 증폭기 인에이블 신호(DE)와 래치 타이밍 신호(DL)가 타이밍 T0에 이어서 발생될 때, 제3도의 타이밍 T0에서 제4도의 종래 고속 판독 메모리와 동일한 방법으로 X 및 Y 디코더에 의해 선택된다.
다음에, 본 실시예에서는, 제1인에이블 신호(DEl)와 제1타이밍 신호(DLl)는 제3도에 도시된 센스증폭기 인에이블 신호(De)와 래치 타이밍 신호(DL)에 동기되어 LOW 레벨로 됨으로써 그 순서대로 액티브되게 되는데, 이는 판독 어드레스의 두 하위 비트(ADl, AD2)는 ''00''이 되고 제2하위비트(AD2)는 그 경우에 LOW 레벨이기 때문이다. 그래서, 센스 증폭기(4,5)는 액티브되고, Y 선택기(24,25)에 의해 선택된 데이타의 두 워드는 래치유닛(2,3)에 의해 래치되도록 검출되며, 2개의 하위 비트(ADl, AD2)의 논리 ''00''에 해당하는 래치유닛(2)에 의해 래치된 데이타 워드는 2비트 디코더(26)에 의해 제어되는 출력 회로(16)를 통해 출력된다.
동시에, 제2인에이블 신호(DE2)와 제2타이밍 신호(DL2)는 제1인에이블 신호(DEl)와 제1타이밍 신호(DLl)로부터 2주기 지연되어, 제3도에 도시된 바와 같이 LOW 로 됨으로써 액티브되며, Y 선택기(31,32)에 의해 선택된 다른 두 데이타 워드는 센스증폭기 유닛(31,32)에 의해 검출되고 래치 유닛(37,38)에 의해 래치된다.
다음에 이전 어드레스의 상위 비트와 동일한 상위 비트(AD3-ADn)를 가지고 있는 다음 주소가 주어지는 제3도의 타이밍 T1 에서, 현재 어드레스의 2개 하위 비트(ADl, AD2)의 논리 ''01''에 해당하는, 래치 유닛(3)에 의해 이미 래치된 데이타의 워드가 2비트 디코더(26)에 의해 선택된 출력 회로(16)를 통해 출력된다.
이와 같이, 상기 경우에, 판독 어드레스의 상위 비트(AD3-ADn)의 동일 논리를 가지고 있는 다음 3개 워드는 메모리 셀 선택 과정, 데이타 검출과정 및 데이타 래치 과정없이 마찬가지로 판독된다.
제2하위비트(AD2)가 HIGH 논리 상태인 경우에, 판독 어드레스의 상위 비트(AD3-ADn)의 논리가 변하고, 예컨대 두 하위 비트(ADl, AD2)가 10이면, 제2인에이블 신호(DE2)와 제2타이밍 신호(DL2)는 펄스 발생기(1)에 의해 발생된 센스 증폭기 인에이블 신호(PE)와 래치 타이밍 신호(DL)와 먼저 동기되어 액티브되는데, 이는 선택 지연 회로(6)가 제2하위비트(AD2)의 논리 HIGH에 의해 제어되기 때문이다.
그래서, Y 선택기(33,34)에 의해서 선택된 데이타는 센스 증폭기(31,32)에 의해 검출되고 래치 유닛(37,38)에 의해 래치되며, 그리고 래치 유닛(37)에 의해 래치된 데이타는 판독 어드레스의 2개 하위 비트(ADl, AD2)의 논리 10에 따라 어떠한 추가 지연없이, 2비트 디코더(26)에 의해 제어되는 출력 회로(16)를 통해 출력된다. 연속적인 어드례스를 가지고 있는 다음 워드의 데이타는 2비트 디코더(26)에 의해 제어되는 2개 하위 비트(ADl, AD2)의 논리 11에 따라 래치 유닛(38)에 의해 이미 래치된 데이타로부터 출력될 수 있다.
동일한 상위 비트(AD3-ADn)를 가지고 있는 판독 어드레스가 주어지면, 래치유닛(2,3)에 의해 래치된 다른 2개 워드의 데이타는 새로운 센스 증폭없이 출력 가능하다.
따라서, 제4도의 종래 고속 판독 반도체 메모리에서 뿐만 아니라 본 실시예에서는 고속 판독이 제공되며, 그리고 본 실시예에서, 센스 증폭기 유닛(4,5)과 래치 유닛(2,3)은 센스 증폭기 유닛(31,32) 및 래치 유닛(27,28)과는 다른 타이밍에서 액티브되며, 이에따라 전류(Ic) 소비의 피크치가 제2도에 도시된 종래 고속 판독 반도체 메모리의 대략 1/2 로 줄어들게 된다.
지금까지 두 그룹으로 분할되어 있는 센스 증폭기를 가지고 있는 본 발명의 실시예에 대해서 설명하였는데, 이때 각각의 센스 증폭기는, 제2하위비트의 상위 비트가 이전 판독 어드레스의 상위 비트와는 다른 판독 어드레스의 제2하위비트의 논리에 따라 즉시 제어된 메모리 셀의 2개 워드를 감지 및 증폭하기 위해 별개로 액티브된다.
그러나, 2i개 그룹으로 분할되어 있는 센스 증폭기를 가지고 있는 고속 판독 반도체 메모리가 본 발명의 범위내에서 제공될 수 있음은 당연한데, 이때 각각의 센스 증폭기는 이전 판독 어드레스의 상위 비트와는 다른 제(i+j-1) 하위 비트의 상위 비트를 가지고 있는 판독 어드레스의 제j하위 비트내지 제 (i+j-1) 하위 비트, 즉 i개 비트의 논리에 따라 즉시 제어되는 메모리 셀의 2j-1워드를 감지 및 증폭하기 위해 적절한 기간을 두고 서로 별개로 액티브된다. 이때, i 와 j 는 양의 정수이다.

Claims (2)

  1. 2i+j-1(단, i 및 j 는 양의 정수)개의 메모리 셀 유닛(22,23,35,36); 상기 2i+j-1개 메모리 셀 유닛(22,23,35,36)으로부터 판독될 워드의 판독 어드레스를 발생하는 어드레스 발생기(17); 각각 상기 2i+j-1개 메모리 셀 유닛(22,23,35,36)의 각각으로부터 선택됨과 아울러, 각각 제 (i+j-1) 하위 비트의 상위 비트가 서로 동일한 어드레스를 가지고 있는 메모리 셀의 2i+j-l개 워드를, 상기 판독 어드레스에 따라 선택하는 선택 수단(20,21,24,25,33,34); 상기 선택 수단(20,21,24,25,33,34)에 의해 선택된 메모리 셀의 상기 2i+j-1개 워드 각각에 저장되어 있는 데이타를 각각 감지 및 증폭하는 2i+j-l개 센스 증폭기 유닛(4,5,31,32); 상기 2i+j-l개 센스 증폭기 유닛(4,5,31,32) 각각에 의해 감지 및 증폭된 데이타의 워드를 각각 래치하는 2i+j-l개의 래치 유닛(2,3,37,38); 상기 판독 어드레스의 (i+j-1) 하위 비트의 논리에 따라, 래치된 데이타가 출력되도록 상기 2i+j-l래치 유닛(2,3,37,38)증 한 유닛을 제어하고 디코딩을 행하는 디코더(26); 센스 중폭기 인에이블 신호와, 상기 판독 어드레스의 제 (i+j-1) 하위 비트의 상위 비트가 상기 판독 어드레스의 이전 판독 어드레스의 그 상위 비트와 다른 모든 타이밍에 이어서 상기 센스 증폭기 인에이블 신호가 액티브되는 기간의 후단부에서 액티브되는 래치 타이밍 신호를 발생하는 펄스 발생기(1); 및 상기 판독 어드레스의 제(i+j-1) 하위 비트의 상위 비트가 상기 판독 어드레스의 이전 판독 어드레스의 그 상위 비트와 다를때 상기 판독 어드레스의 제j하위 비트부터 제 (i+j-1) 하위 비트까지의 i비트의 논리에 따라 2i쌍의 인에이블 신호와 타이밍 신호를 발생하는 선택 지연 회로(6)구비하고 있고, 상기 2i쌍의 인에이블 신호와 타이밍 신호 각각은 상기 펄스 발생기(1)에 의해 발생된 상기 증폭기 인에이블 신호 및 상기 래치 타이밍 신호의 파형과 동일한 파형을 가지고 있고, 그리고 상기 2i+j-1개 센스 증폭기 유닛(4,5,3l,32)중 거-1개 유닛과 상기 2i+j-l개 래치 유닛(2,3,37,38)중 2j-1개 유닛을 액티브시키며, 상기 2i+j-1개 래치 유닛(2,3,37,38)중 상기 2j-1개 유닛 각각은 상기 선택유닛(20,21,24,25,33,34)에 의해 선택된 상기 2i+j-l개 워드중 2j-1개 워드 각각의 데이타를 감지 및 증폭하는 상기 2i+j-1개 센스 증폭기 유닛(4,5,31,32)증 상기 2j-1개 유닛에 대응하고, 상기 거-l 개 워드 각각의 제j하위 비트부터 제 (i+j-1) 하위 비트까지의 i비트 논리는 서로 동일하며, 그리고 상기 판독 어드레스에 의해 지시된 워드가 포함되어 있는 2j-1개 워드에 대응하는, 상기 2i쌍의 인에이블 신호와 타이밍 신호중 한쌍은 상기 센스 증폭기 인에이블 신호와 상기 래치 타이밍 신호에 동기되고, 상기 2i-1쌍의 인에이블 신호와 타이밍 신호중 다른 쌍(들)은 상기 센스 증폭기 인에이블 신호와 상기 래치 타이밍 신호로부터 지연되는 것을 특징으로 하는고속 판독 반도체 메모리.
  2. 4개의 메모리 셀 유닛(22,23,35,36); 상기 4개 메모리 셀 유닛(22,23,35,36)으로부터 판독될 워드의 판독어드레스를 발생하는 어드레스 발생기(17); 각각 상기 4개 메모리 셀 유닛(22,23,35,36)의 각각으로부터 선택됨과 아울러, 각각 제2하위비트의 상위 비트가 서로 동일한 어드레스를 가지고 있는 메모리 셀의 4개 워드를 상기 판독어드레스에 따라 선택하는 선택 수단(20,21,24,25,33,34); 상기 선택 수단(20,21,24,25,33,34)에 의해 선택된 메모리 셀의 상기 4개 워드 각각에 저장되어 있는 데이타를 각각 감지 및 증폭하는 4개 센스 증폭기 유닛(4,5,31,32); 상기 4개 센스 증폭기 유닛(4,5,31,32) 각각에 의해 감지 및 증폭된 데이타의 워드를 각각 래치하는 4개의 래치 유닛(2,3,37,38); 상기 판독 어드레스의 2 하위 비트의 논리에 따라, 래치된 데이타가 출력되도록 상기 4 래치 유닛(2,3,37,38)증 한 유닛올 제어하고 디코딩하는 디코더(26); 센스 증폭기 인에이블 신흐와, 상기 판독 어드레스의 제2하위비트의 상위 비트가 상기 판독 어드레스의 이전 판독 어드레스의 그 상위 비트와 다른 모든 타이밍에 이어서 상기 센스 증폭기 인에이블 신호가 액티브되는 기간의 후단부에서 액티브되는 래치 타이밍 신호를 발생하는 펄스 발생기(1); 및 상기 판독 어드레스의 제2하위비트의 상위 비트가 상기 판독 어드레스의 이전 판독 어드레스의 그 상위 비트와 다를 때 상기 판독 어드레스의 제2하위비트의 논리에 따라 2쌍의 인에이블 신호와 타이밍 신호를 발생하는 선택 지연 회로(6)를 구비하고 있고, 상기 2쌍의 인에이블 신호와 타이밍 신호 각각은 상기 펄스 발생기(1)에 의해 발생된 상기 증폭기 인에이블 신호 및 상기 래치 타이밍 신호의 파형과 동일한 파형을 가지고 있고, 그리고 상기 4개 센스 증폭기 유닛(4,5,31,32)증 2개 유닛과 상기 4개 래치 유닛(2,3,37,38)중 2개 유닛을 액티브시키며, 상기 4개 래치 유닛(2,3,37,38)중 상기 2개 유닛 각각은 상기 선택유닛(20,21,24,25,33,34)에 의해 선택된 상기 4개 워드중 2개 워드 각각의 데이타를 감지 및 증폭하는 상기 4개 센스 증폭기 유닛(4,5,31,32)증 상기 2개 유닛에 대응하고, 상기 2개 워드 각각의 제2하위비트의 논리는 동일하며, 상기 판독 어드레스에 의해 지시된 워드가 포함되어 있는 2개 워드에 대응하는, 상기 2쌍의 인에이블 신호와 타이밍 신호중 한쌍은 상기 센스 증폭기 인에이블 신호와 상기 래치 타이밍 신호에 동기되고, 상기 2쌍의 인에이블 신호와 타이밍 신호중 다른 쌍은 상기 센스 증폭기 인에이블 신호와 상기 래치 타이밍신호로부터 지연되는 것을 특징으로 하는 고속 판독 반도체 메모리.
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