DE19634967A1

DE19634967A1 - Halbleiterspeicher mit Hochgeschwindigkeitsauslesung

Info

Publication number: DE19634967A1
Application number: DE19634967A
Authority: DE
Inventors: Hirokazu Nagashima
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-08-30
Filing date: 1996-08-29
Publication date: 1997-03-06
Also published as: US5642319A; JPH0969292A; KR100219008B1; KR970012694A

Description

Die Erfindung betrifft einen Halbleiterspeicher, der mit einer Hochgeschwindigkeitsauslesefunktion ausgestattet ist, und ins besondere einen Speicher, der mit einer kleineren Spannungs versorgung betrieben werden kann.

Fig. 4 ist ein Blockdiagramm zur Erläuterung eines Beispiels eines bekannten Halbleiterspeichers mit Hochgeschwindigkeits auslesung mit:
Speicherzelleneinheiten 22, 23, 35 und 36, einem ersten Adreßgenerator 17 zur Erzeugung oberer Bits AD3 bis ADn der Ausleseadressen für die Speicherzelleneinheiten 22, 23, 35 und 36,
einem X-Dekoder 20 und einem Y-Dekoder 21 zum Auswählen von Speicherzellen für aufeinanderfolgende vier Wörter aus den Speicherzelleneinheiten 22, 23, 35 und 36, wobei die Speicher zellen durch die oberen Bits AD3 bis ADn der Ausleseadresse bezeichnet werden, wobei eine Wortleitung der Speicherzellen einheiten aktiviert wird und Y-Selektoren 24, 25, 33 und 34 so gesteuert werden, daß Bitleitungen für ein Wort in jeder der Speicherzelleneinheiten 22, 23, 35 bzw. 36 ausgewählt werden,
Leseverstärkereinheiten 4, 5, 31 und 32, von denen jede die Logik eines Wortes, das jeweils durch einen der Y-Selektoren 24, 25, 33, 34 geliefert wird, liest und verstärkt,
Halteeinheiten 2, 3, 37 und 38 zum Halten von ausgelesenen Da ten der Leseverstärkereinheiten 4, 5, 31, 32,
einem Zwei-Bit-Dekoder 26 zum Ansteuern jeweils einer der Hal teeinheiten 2, 3, 37 und 38 gemäß den Logikwerten der niedri geren zwei Bits AD1 und AD2 der ausgelesenen Adressen, die durch einen zweiten und einen dritten Adreßgenerator 18 und 19 erzeugt werden, zur Ausgabe der jeweils gehaltenen Daten an eine Ausgangsschaltung 16 zum Zwischenspeichern der ausgelese nen Daten für externe Ausgabe, und
einem Pulsgenerator 1 zur Erzeugung eines Leseverstärker-Frei gabesignals DE zum Steuern der Leseverstärkereinheiten 4, 5, 31 und 32 und zur Erzeugung eines Haltezeitsteuersignals DL zum Steuern der Halteeinheiten 2, 3, 37 und 38 immer dann, wenn sich der Logikwert eines der oberen Bits AD3 bis ADn der Ausleseadressen ändert.

Fig. 5 ist ein Zeitablaufdiagramm zur Erläuterung des Betriebs der bekannten Halbleiterspeichervorrichtung der Fig. 5 mit Hochgeschwindigkeitsauslesung.

Wenn aufeinanderfolgende Adressen für das Auslesen eines Da tenblockes gegeben sind und sich die Logik eines, das in die sem Falle beispielsweise AD3 sein soll, der oberen Bits AD3 bis ADn der Adressen zum Zeitpunkt T0 ändert, wie in Fig. 5 dargestellt ist, erzeugt der Pulsgenerator 1 ein Leseverstär ker-Freigabesignal DE und ein Haltezeitsteuersignal DL im An schluß an den Zeitpunkt T0 in der in Fig. 5 dargestellten Rei henfolge.

Jede der Leseverstärkereinheiten 4, 5, 31 und 32 wird während des Niedrigpegelzustandes des Leseverstärker-Freigabesignals DE aktiv und erfaßt und verstärkt die Logik eines Wortes der Speicherzellen, das durch einen entsprechenden, durch die X- und Y-Detektoren 20 und 21 ausgewählten Y-Selektor geliefert wird. Auf diese Weise werden Daten von vier Wörtern, bei denen die oberen Bits jeder Adresse die gleichen sind, gleichzeitig durch die Leseverstärkereinheiten 4, 5, 31, 32 ausgelesen, wie in Fig. 5 dargestellt ist.

Anschließend geht das Haltezeitsteuersignal DL auf den niedri gen Pegel, während das Leseverstärker-Freigabesignal DE auf einem niedrigen Pegel verbleibt, zur Steuerung jeder der Hal teeinheiten 2, 3, 37 und 38 zum Halten der durch die entspre chenden Leseverstärkereinheiten 4, 5, 31 und 32 ausgelesenen Daten.

Diese Daten von vier Wörtern, die durch die Halteeinheiten 2, 3, 37 und 38 gehalten werden, werden nach der Zwischenspeiche rung in der Ausgabeschaltung 16 für die externe Ausgabe ausge geben, aufeinanderfolgend in diesem Fall, entsprechend und kurz nach den Logikwerten der unteren beiden Bits AD1 und AD2 der Ausleseadressen, die aufeinanderfolgend zu Zeitpunkten T0, T1, T2 und T3 bezeichnet sind, wie in Fig. 5 dargestellt ist.

Wenn eine Folge von Ausleseadressen gegeben ist, werden somit in dem Halbleiterspeicher gemäß Fig. 4 mit Hochgeschwindig keitsauslesung die Daten eines ersten Wortes, in dessen Adresse sich der Logikwert der oberen Bits AD1 bis ADn geän dert hat, nach den Vorgängen der Speicherzellenauswahl, der Datenerfassung, des Datenhaltens, des Auswählens einer Halte einheit und der Datenzwischenspeicherung für externe Ausgabe ausgegeben.

Wenn aufeinanderfolgende Adressen gegeben sind, können aber die Daten der folgenden drei Wörter mit derselben Logik der oberen Bits AD3 bis ADn ihrer Ausleseadressen mit Vorgängen zum Auswählen einer Halteeinheit und dem Datenzwischenspei chern für externe Ausgabe ausgelesen werden, wodurch eine Hochgeschwindigkeitsauslesung erreicht wird.

Dabei ist die Pulsbreite des Leseverstärker-Freigabesignals DE zu einer Absenkung des Stroms, der durch die Leseverstärker einheit 4, 5, 31 und 32 verbraucht wird, auf einen Minimalwert ausgelegt.

Der durch diese Leseverstärkereinheiten 4, 5, 31 und 32 ver brauchte Strom addiert sich zu mehr als der Hälfte des ge samten Leistungsverbrauchs der Halbleiterspeichervorrichtung mit Hochgeschwindigkeitsauslesung. Desweiteren steigt der Spitzenwert des Strom Ic gemäß Fig. 5, der in einer kurzen Zeitspanne durch die Leseverstärker sofort verbraucht wird, proportional zur Anzahl der Leseverstärker, die durch das Pro dukt der Bitweite eines Wortes und der Anzahl von Wörtern ge geben ist, die gleichzeitig durch die Leseverstärkereinheiten auszulesen sind, d. h. vier im Beispiel des Halbleiterspeichers der Fig. 4 mit Hochgeschwindigkeitsauslesung.

Aufgrund dessen muß in der bekannten Halbleiterspeichervor richtung mit Hochgeschwindigkeitsauslesung eine Spannungsver sorgung mit ausreichender Kapazität zum gleichzeitigen Betrei ben einer großen Anzahl von Leseverstärkern vorgesehen sein.

Dies ist ein Problem.

Dementsprechend liegt eine Hauptaufgabe der Erfindung in der Schaffung eines Halbleiterspeichers mit Hochgeschwindigkeits auslesung, der mit einer kleineren Spannungsversorgung hin sichtlich der vorgesehenen Anzahl von Leseverstärkern betrie ben werden kann.

Zur Lösung dieser Aufgabe umfaßt der Halbleiterspeicher mit Hochgeschwindigkeitsauslesung gemäß der Erfindung:
Vier Speicherzelleneinheiten,
einen Adreßgenerator zur Erzeugung einer Ausleseadresse eines Wortes, das aus den vier der Speicherzelleneinheiten auszule sen ist,
Auswahlmittel zum Auswählen von vier Wörtern der Speicherzel len gemäß der Ausleseadresse, wobei die vier Wörter aus den vier Speicherzelleneinheiten ausgewählt werden und alle Adres sen der vier Wörter dieselben oberen Bits, die höher als das zweitunterste Bit sind, aufweisen,
vier Leseverstärkereinheiten, wobei jede der vier Leseverstär kereinheiten Daten liest und verstärkt, die in den durch die Auswahlmittel ausgewählten Speicherzellen entsprechend den vier Wörtern gespeichert sind,
vier Halteeinheiten, wobei jede der vier Halteeinheiten ein Datenwort, das durch jeweils eine der vier Leseverstärkerein heiten gelesen und verstärkt wurde, speichert,
einen Dekoder zum Dekodieren der Logik von unteren zwei Bits der Ausleseadresse und zum entsprechenden Ansteuern jeweils einer der vier Halteeinheiten zur Ausgabe der darin gehaltenen Daten,
einen Pulsgenerator zur Erzeugung eines Leseverstärker-Freiga besignals und eines Haltezeitsteuersignals immer dann, wenn höhere Bits als das zweitunterste Bit der Ausleseadresse sich von denen einer vorhergehenden Ausleseadresse unterscheiden, wobei das Haltezeitsteuersignal in einem letzteren Teil einer Zeitspanne aktiv wird, wenn das Leseverstärker-Freigabesignal aktiv ist, und
eine selektive Verzögerungsschaltung zum Erzeugen zweier Paare aus einem Freigabesignal und einem Zeitsteuersignal gemäß dem Logikwert des zweituntersten Bits einer Ausleseadresse, wenn die höheren Bits als das zweitunterste Bit der Ausleseadresse sich von denen einer vorgehenden Ausleseadresse unterscheiden, wobei jedes der zwei Paare aus einem Freigabesignal und einem Zeitsteuersignal dieselben Signalverläufe wie das Leseverstär ker-Freigabesignal bzw. das Haltezeitsteuersignal aufweisen, die von dem Pulsgenerator erzeugt werden, und zwei der vier Leseverstärkereinheiten und zwei der vier Halteeinheiten akti viert, wobei jeweils zwei der vier Halteeinheiten den zwei der vier Leseverstärkereinheiten entsprechen, die die Daten je weils zweier Wörter der vier Wörter lesen und verstärken, die durch die Auswahlmittel ausgewählt sind, wobei die Logikwerte des zweituntersten Bits der Adressen der beiden Wörter diesel ben sind, und wobei eines, entsprechend den beiden Wörtern, die das durch die Ausleseadresse angegebene Wort umfassen, der beiden Paare aus einem Freigabesignal und einem Zeitsteuersi gnal mit dem Leseverstärker-Freigabesignal und dem Haltezeit steuersignal synchronisiert ist und das andere der beiden Paare aus einem Freigabesignal und einem Zeitsteuersignal be züglich des Leseverstärker-Freigabesignals und des Haltezeit steuersignals verzögert ist.

Aufgrund dessen werden erfindungsgemäß die Leseverstärker Hälfte um Hälfte ohne eine Betriebsverzögerung in dem Halblei terspeicher mit Hochgeschwindigkeitsauslesung aktiviert, so daß der Spitzenwert des Stromverbrauchs auf etwa die Hälfte des Halbleiterspeichers mit hochschneller Auslesung gemäß dem Stand der Technik abgesenkt wird.

Die vorstehenden und weiteren Aufgaben, Merkmale und Vorteile dieser Erfindung werden aus der folgende Beschreibung im Zu sammenhang mit den beigefügten Ansprüchen und den beigefügten Zeichnungen deutlicher, wobei dieselben Bezugszeichen die gleichen oder entsprechende Teile bezeichnen.

Fig. 1 ist ein Blockdiagramm zur Erläuterung eines Ausfüh rungsbeispiels der Erfindung.

Fig. 2 ist ein Schaltungsdiagramm zur Erläuterung des Auf baus eines Beispiels der selektiven Verzögerungs schaltung 6 der Fig. 1.

Fig. 3 ist ein Zeitablaufdiagramm zur Erläuterung von Signa len im Ausführungsbeispiel der Fig. 1.

Fig. 4 ist ein Blockdiagramm zur Erläuterung eines Beispiels eines bekannten Halbleiterspeichers mit Hochgeschwin digkeitsauslesung.

Fig. 5 ist ein Zeitablaufdiagramm zur Erläuterung des Be triebs der bekannten Halbleiterspeichervorrichtung der Fig. 4.

Im Folgenden werden Ausführungsbeispiele der Erfindung in Ver bindung mit den Zeichnungen erläutert.

Fig. 1 ist ein Blockdiagramm eines Ausführungsbeispiels der Erfindung, bei dem in derselben Weise wie in dem Hochgeschwin digkeitsauslesespeicher der Fig. 4 enthalten sind:
Speicherzelleneinheiten 22, 23, 35 und 36,
ein erster Adreßgenerator 17 zur Erzeugung von oberen Bits AD3 bis ADn von Ausleseadressen für die Speicherzelleneinhei ten 22, 23 und 35 und 36,
ein X-Dekoder 20 und Y-Dekoder 21 zum Auswählen von Speicher zellen für aufeinanderfolgende vier Wörter aus den Speicher zelleneinheiten 22, 23, 35 und 36, wobei die Speicherzellen durch die oberen Bits AD3 bis ADn der Ausleseadressen bezeich net sind, wobei eine Wortleitung der Speicherzelleneinheiten aktiviert wird und Y-Selektoren 24, 25, 33 und 34 so gesteuert werden, daß Bitleitungen für ein Wort in jeder der Speicher zelleneinheiten 22, 23, 35 bzw. 36 ausgewählt werden, Leseverstärkereinheiten 4, 5, 31 und 32, von denen jede die Logik eines Wortes, das durch jeweils einen der Y-Selektoren 24, 25, 33 und 34 geliefert wird, liest und verstärkt,
Halteeinheiten 2, 3, 37 und 38 zum Halten von Auslesedaten der Leseverstärkerschaltungen 4, 5, 31 bzw. 32,
ein Zwei-Bit-Dekoder 26 zum Ansteuern jeweils einer der Halte einheiten 2, 3, 37 und 38 gemäß den Logikwerten der zwei unte ren Bits AD1 und AD2 der Ausleseadresse, die durch einen zwei ten und einen dritten Adreßgenerator 18 und 19 erzeugt wer den, zum Ausgeben der gehaltenen Daten an eine Ausgangsschal tung 16 zum Zwischenspeichern der ausgelesenen Daten für eine externe Ausgabe, und
ein Pulsgenerator 1 zur Erzeugung eines Leseverstärker-Freiga besignals DE und eines Haltezeitsteuersignals DL, immer dann, wenn sich der Logikwert eines der oberen Bits AD3 bis ADn der Ausleseadresse ändert.

In dem Ausführungsbeispiel der Fig. 1 wird jedoch das Lesever stärker-Freigabesingal DE oder das Haltesteuersignal DL nicht direkt an die Leseverstärkerschaltungen 4, 5, 31 und 32 oder die Halteeinheiten 2, 3, 37 und 38 geliefert.

Eine selektive Verzögerungsschaltung 6 ist weiterhin in dem Ausführungsbeispiel vorgesehen zur Erzeugung eines Paares aus einem ersten Freigabesignal DE1 und einem ersten Zeitsteuersi gnal DL1, die jeweils die Leseverstärkereinheiten 4 und 5 und die Halteeinheiten 2 und 3 steuern, und eines weiteren Paare eines zweiten Freigabesignals DE2 und eines zweiten Zeitsteu ersignals DL2, die die Leseverstärkereinheiten 31 und 32 und die Halteschaltungen 37 bzw. 38 steuern.

Eines der beiden Paare wird durch Verzögern des Leseverstär ker-Freigabesignals DE und des Haltzeitsteuersignals DL für eine Zeitspanne erhalten, während das andere Paar direkt aus dem Leseverstärker-Freigabesignal DE und dem Haltezeitsteuer signal DL erhalten wird, und das zu verzögernde Paar wird ge mäß der Logik des zweituntersten Bits AD2 der Ausleseadresse zu einem Zeitpunkt ausgewählt, wenn das Leseverstärker-Freiga besignal DE und das Maltezeitsteuersignal DL erzeugt werden.

Fig. 2 ist ein Schaltungsdiagramm zur Erläuterung des Aufbaus eines Beispiels der selektiven Verzögerungsschaltung 6 mit Übertragungstoren 7 bis 14, Verzögerungseinheiten 15 und 39 und Invertern 40 bis 47.

Das Haltezeitsteuersignal DL, das von dem Pulsgenerator 1 ge liefert wird, wird der Verzögerungseinheit 15 und den Übertra gungstoren 8 und 10 übermittelt, während das Leseverstärker- Freigabesignal DE der Verzögerungseinheit 39 und den Übertra gungstoren 12 und 14 übermittelt wird.

Wenn das zweitunterste Bit AD2, das von dem dritten Adreßge nerator 19 geliefert und den Invertern 40 bis 47 und den Über tragungstoren 7 bis 14 zugeführt wird, auf hohem Pegel ist, werden die Übertragungstore 7, 10, 11 und 14 in einen Ein schaltzustand gesteuert, und die anderen Übertragungstore 8, 9, 12 und 13 werden in den Ausschaltzustand gesteuert, und um gekehrt, wenn es auf niedrigem Pegel ist.

Wenn somit das zweitunterste Bit AD2 auf hohem Pegel ist, wer den das Leseverstärker-Freigabesignal DE und das Haltezeit steuersignal DL als das zweite Freigabesignal DE2 und das zweite Zeitsteuersignal DL2 direkt über die Übertragungstore 10 und 14 ausgegeben und nach Verzögerung durch die Verzöge rungseinheiten 15 und 39 über die Übertragungstore 7 und 11 als das erste Freigabesignal DE1 und das erste Zeitsteuersig nal DL1. Wenn das zweitunterste Bit AD2 auf niedrigem Pegel ist, werden sie direkt als das erste Freigabesignal DE1 und das erste Zeitsteuersignal DL1 ausgegeben und, nach Verzöge rung, als das zweite Freigabesingal DE2 und das zweite Zeit steuersignal DL2.

Zurückkehrend zu Fig. 1 wird der Betrieb des Ausführungsbei spiels mit Bezug auf die Zeitsteuertafel der Fig. 3 erläutert, die die Signale im Ausführungsbeispiel angibt.

Angenommen, eine Folge von aufeinanderfolgenden Ausleseadres sen wird dem Ausführungsbeispiel vorgegeben.

Speicherzellen entsprechend vier Wörtern werden durch den X- und den Y-Dekoder in der gleichen Weise wie in dem bekannten Hochgeschwindigkeitsauslesespeicher der Fig. 4 zum Zeitpunkt T0 der Fig. 3 ausgewählt, wenn eine Ausleseadresse, deren Lo gikwerte der oberen Bits AD3 bis ADn geändert ist, gegeben ist, und das Leseverstärkerfreigabesignal DE und das Halte zeitsteuersignal DL werden ebenfalls folgend auf den Zeitpunkt T0 erzeugt.

Anschließend werden in dem Ausführungsbeispiel das erste Frei gabesignal DE1 und das erste Zeitsteuersignal DL1 in dieser Reihenfolge synchron mit dem Leseverstärker-Freigabesignal DE und dem Haltezeitsteuersignal DL durch Schalten auf niedrigen Pegel aktiviert, wie in Fig. 3 dargestellt ist, da die unteren beiden Bits AD1 und AD2 der Ausleseadresse auf "00" sind und das zweitunterste Bit AD2 in diesem Fall auf niedrigem Pegel ist. Auf diese Weise werden die Leseverstärker 4 und 5 aktiv, und zwei Datenwörter, die durch die Y-Selektoren 24 und 25 ausgewählt sind, werden erfaßt und durch die Halteeinheiten 2 und 3 gehalten, und ein Datenwort, das durch die Halteschal tung gehalten wird, das den Logikwerten "00" der unteren bei den Bits AD1 und AD2 entspricht, wird über die Ausgangsschal tung 16, die durch den Zwei-Bit-Dekoder 26 gesteuert wird, ausgegeben.

Zwischenzeitlich werden das zweite Freigabesignal DE2 und das zweite Zeitsteuersignal DL2 durch Schalten auf niedrigen Pegel aktiviert, wie in Fig. 3 dargestellt ist, wobei beide um eine Zeitspanne bezüglich des ersten Freigabesignals DE1 und des ersten Zeitsteuersignals DL1 verzögert sind, wobei weitere zwei Datenwörter, die durch die Y-Selektoren 31 und 32 ausge wählt sind, durch die Leseverstärkereinheiten 31 und 32 erfaßt werden und durch die Halteeinheiten 37 und 38 gehalten werden.

Dann, bei einem Zeitpunkt T1 der Fig. 3, wenn eine folgende Adresse gegeben wird, deren oberen Bits AD3 bis ADn dieselben wie bei der vorhergehenden Adresse sind, wird ein Datenwort, das bereits durch die Halteeinheit 3, die durch den Zwei-Bit- Dekoder 26 ausgewählt ist, entsprechend der Logik "01" der un teren beiden Bits AD1 und AD2 der vorliegenden Adresse gehal ten wird, durch die Ausgabeschaltung 16 ausgegeben.

Anschließend werden die folgenden drei Wörter mit derselben Logik der oberen Bits AD3 bis ADn ihrer Ausleseadressen in gleicher Weise ausgelesen, wodurch die Prozesse für die Spei cherzellenauswahl, die Datenerfassung und das Datenhalten ver mieden werden.

Für den Fall, daß das zweitunterste Bit AD2 auf logisch hoch ist, wenn die Logik der oberen Bits AD3 bis ADn der Auslese adresse geändert wird, wobei die unteren Bits AD1 und AD2 bei spielsweise auf "10" sind, werden zunächst das zweite Freiga besignal DE2 und das zweite Zeitsteuersignal DL2 synchron mit dem Leseverstärker-Freigabesignal DE bzw. dem Haltezeitsteuer signal DL aktiv, das durch den Pulsgenerator 1 erzeugt wird, da die selektive Verzögerungsschaltung 6 durch das logische Hoch des zweituntersten Bits AD2 gesteuert wird.

Auf diese Weise werden die durch die Y-Selektoren 33 und 34 ausgewählten Daten durch die Leseverstärker 31 und 32 erfaßt und durch die Halteeinheiten 37 und 38 gehalten, und die durch die Halteeinheiten 37 gehaltenen Daten, entsprechend logisch "10" der unteren beiden Bits AD1 und AD2 der Ausleseadresse, werden unter Steuerung durch den Zwei-Bit-Dekoder 26 durch die Ausgangsschaltung 16 ausgegeben, und zwar ohne zusätzliche Verzögerung. Daten eines folgenden Wortes mit einer folgenden Adresse können von den bereits durch die Halteeinheit 38 ge haltene Daten entsprechend der Logik "11" der unteren beiden Bits AD1 und AD2 ausgegeben werden, wobei die Steuerung durch den Zwei-Bit-Dekoder 26 erfolgt.

Es ist selbstverständlich, daß die Daten der beiden anderen Wörter, die durch die Halteeinheiten 2 und 3 gehalten werden, ebenfalls ohne neue Leseverstärkung ausgegeben werden können, falls die Ausleseadressen mit gleichen oberen Bits AD3 bis ADn rückwärts angegeben werden.

Auf diese Weise wird eine Hochgeschwindigkeitsauslesung in dem Ausführungsbeispiel ebenso wie im bekannten Hochgeschwindig keitsauslesehalbleiterspeicher der Fig. 3 ermöglicht, und in dem Ausführungsbeispiel werden die Leseverstärkereinheiten 4 und 5 und die Halteeinheiten 2 und 3 zu anderen Zeitpunkten als die Leseverstärkereinheiten 31 und 32 und die Halteeinhei ten 37 und 38 aktiviert, wodurch der Spitzenwert des Stromver brauchs Ic auf etwa die Hälfte der bekannten Hochgeschwindig keitsauslesehalbleiterspeichervorrichtung, die in Fig. 4 dar gestellt ist, abgesenkt wird.

Vorstehend ist ein Ausführungsbeispiel der Erfindung mit Lese verstärkereinheiten dargestellt, die in zwei Gruppen unter teilt sind, wobei jede separat zum gleichzeitigen Lesen und Verstärken zweier Wörter aus den Speicherzellen aktiviert wird, wobei die Steuerung entsprechend dem Logikwert des zweituntersten Bits einer Ausleseadresse erfolgt, deren höhere Bits als das zweitunterste Bit unterschiedlich zu denen der vorhergehenden Ausleseadresse sind.

Es ist jedoch leicht verständlich, daß erfindungsgemäß ein Halbleiterspeicher mit Hochgeschwindigkeitsauslesung geschaf fen werden kann, dessen Leseverstärkereinheiten in 2ⁱ-Gruppen unterteilt sind, von denen jede getrennt aktiviert wird, durch eine geeignete Zeitspanne zu jeder anderen Gruppe zum gleich zeitigen Lesen und Verstärken von 2^j-1 Wörtern der Speicher zellen gesteuert gemäß der Logik von i-Bits vom j-untersten Bit bis zum (i+j-1)-untersten Bit der Ausleseadresse, deren höhere Bits als das (i+j-1)-unterste Bit sich von den der vor hergehenden Adressen unterscheiden, wobei i und j positive ganze Zahlen sind.

Claims

1. Halbleiterspeicher mit Hochgeschwindigkeitsauslesung mit:
2^i+j-1Speicherzelleneinheiten (22, 23, 35 und 36), wobei i und j positive ganze Zahlen sind,
einem Adreßgenerator (17) zur Erzeugung von Auslese adressen für Wörter, die aus den 2^i+j-1-Speicherzellenein heiten (22, 23, 35 und 36) auszulesen ist,
Auswahlmitteln (20, 21, 24, 25, 33, 34) zum Auswählen von 2^i+j-1 Wörtern aus Speicherzellen gemäß der Auslese adresse, wobei die 2^i+j-1 Wörter aus jeweils den 2^i+j-1- Speicherzelleneinheiten (22, 23, 35 und 36) ausgewählt sind und alle Adressen der 2^i+j-1 Wörter dieselben höheren Bits aufweisen, die höher als ein (i+j-1)-unterstes Bit sind,
2^i+j-1-Leseverstärkereinheiten (4, 5, 31, 32), wobei jede der ^i+j-1-Leseverstärkereinheiten (4, 5, 31, 32) Da ten liest und verstärkt, die in den Speicherzellen für die 2^i+j-1 Wörter gespeichert sind, die durch die Auswahlmittel (20, 21, 24, 25, 33, 34) ausgewählt sind,
2^i+j-1-Halteeinheiten (2, 3, 37, 38), wobei jede der 2^i+j-1-Halteeinheiten (2, 3, 37, 38) ein Datenwort hält, das von einer entsprechenden der 2^i+j-1-Leseverstärkerein heiten (4, 5, 31, 32) gelesen und verstärkt wurde,
einem Dekoder (26) zum Dekodieren der Logik der unte ren i+j-1-Bits der Ausleseadresse und zum entsprechenden Ansteuern jeweils einer der 2^i+j-1-Halteeinheiten (2, 3, 37, 38) zur Ausgabe der darin gehaltenen Daten und
einem Pulsgenerator (1) zur Erzeugung eines Lesever stärker-Freigabesignals und eines Haltezeitsteuersignals, immer dann, wenn höhere Bits als das (i+j-1)-unterste Bit der Ausleseadresse sich von denen einer vorhergehenden Aus leseadresse unterscheiden, wobei das Haltezeitsteuersignal in einem letzteren Teil einer Zeitspanne aktiv wird, wenn das Leseverstärker-Freigabesignal aktiv ist, und
einer selektiven Verzögerungsschaltung (6) zur Erzeu gung von 2ⁱ-Paaren aus je einem Freigabesignal und einem Zeitsteuersignal gemäß der Logik der i-Bits von einem j-un tersten Bit bis zum (i+j-1)-untersten Bit der Auslese adresse, wenn die höheren Bits als das (i+j-1)-unterste Bit der Ausleseadresse sich von denen einer vorhergehenden Aus leseadresse unterscheiden,
wobei jedes der 2ⁱ-Paare aus einem Freigabesignal und einem Zeitsteuersignal dieselben Signalverläufe wie das Le severstärker-Freigabesignal bzw. das Haltezeitsteuersignal aufweist, die durch den Pulsgenerator (1) erzeugt werden, und 2^j-1 der 2^i+j-1-Leseverstärkereinheiten (4, 5, 31, 32) und 2 ^j-1 der 2^i+j-1-Halteeinheiten (2, 3, 37, 38) akti viert, wobei jeweils 2^j-1 der 2^i+j-1-Halteeinheiten (2, 3, 37, 38) jeweils den 2^j-1 der 2^i+j-1-Leseverstärkern (4, 5, 31, 32) entsprechen, die Daten der 2^j-1-Wörter der 2^i+j-1- Wörter lesen und verstärken, die durch die Auswahlmittel (20, 21, 24, 25, 33 und 34) ausgewählt wurden, wobei die Logik der i Bits vom einem j-untersten Bit zu einem (i+j- 1)-untersten Bit jedes der 2^j-1-Wörter dieselben sind, und
wobei eines, entsprechend 2^j-1-Wörtern einschließlich eines Wortes, das durch die Ausleseadresse bezeichnet ist, der 2ⁱ-Paare eines Freigabesignals und eines Zeitsteuersi gnals mit dem Leseverstärker-Freigabesignal und dem Halte zeitsteuersignal synchronisiert ist und die anderen der 2ⁱ- Paare eines Freigabesignals eines Zeitsteuersignals bezüg lich des Leseverstärkersteuersignals und des Haltezeitsteu ersignals verzögert sind.

2. Halbleiterspeicher mit Hochgeschwindigkeitsauslesung mit:
vier Speicherzelleneinheiten (22, 23, 35, 36),
einem Adreßgenerator (17) zur Erzeugung einer Ausle seadresse eines Wortes, das aus den vier Speicherzellenein heiten (22, 23, 35, 36) auszulesen ist,
Auswahlmitteln (20, 21, 24, 25, 36, 34) zum Auswählen von vier Wörtern der Speicherzellen gemäß der Auslese adresse, wobei die vier Wörter aus den vier Speicherzellen einheiten (22, 23, 35, 36) ausgewählt werden und alle Adressen der vier Wörter dieselben höheren Bits aufweisen, die höher als ein zweitunterstes Bit sind,
vier Leseverstärkereinheiten (4, 5, 31, 32), wobei jede der vier Leseverstärkereinheiten (4, 5, 31, 32) Daten liest und verstärkt, die in den Speicherzellen entsprechend den vier Wörtern gespeichert sind, die durch die Auswahl mittel (20, 21, 24, 25, 33 und 34) ausgewählt sind,
vier Halteeinheiten (2, 3, 37, 38), wobei jede der vier Halteeinheiten (2, 3, 37, 38) ein Datenwort hält, das durch jeweils eine der vier Leseverstärkereinheiten (4, 5, 31, 32) gelesen und verstärkt ist,
einem Dekoder (26) zum Dekodieren der Logik von unte ren zwei Bits der Ausleseadresse und zum entsprechenden Ansteuern einer der vier Halteeinheiten (2, 3, 37, 38) zur Ausgabe der darin gehaltenen Daten und
einem Pulsgenerator (1) zur Erzeugung eines Lesever stärker-Freigabesignals und eines Haltezeitsteuersignals, immer dann, wenn höhere Bits als das zweitunterste Bit der Ausleseadresse sich von denen einer vorhergehenden Auslese adresse unterscheiden, wobei das Haltezeitsteuersignal in einem letzteren Teil einer Periode aktiviert wird, in der das Leseverstärker-Freigabesignal aktiv ist, und
einer selektiven Verzögerungsschaltung (6) zur Erzeu gung von zwei Paaren aus je einem Freigabesignal und einem Zeitsteuersignal gemäß dem Logikwert des zweituntersten Bits der Ausleseadresse, wenn die höheren Bits als das zweitunterste Bit der Ausleseadresse sich von denen einer vorhergehenden Ausleseadresse unterscheiden,
wobei jedes der zwei Paare aus einem Freigabesignal und einem Zeitsteuersignal dieselben Signalverläufe wie das Leseverstärker-Freigabesignal bzw. das Haltezeitsteuersi gnal aufweist, die durch den Pulsgenerator (1) erzeugt wer den, und zwei der vier Leseverstärkereinheiten (4, 5, 31, 32) und zwei der vier Halteeinheiten (2, 3, 37, 38) akti viert, wobei jeweils zwei der vier Halteeinheiten (2, 3, 37, 38) jeweils den zwei der vier Leseverstärker (4, 5, 31, 32) entsprechen, die Daten von jeweils zwei Wörtern der vier Wörter lesen und verstärken, die durch die Auswahlmit tel (20, 21, 24, 35, 33, 34) ausgewählt wurden, wobei der Logikwert des zweituntersten Bits der beiden Wörter der gleiche ist, und
wobei eines, entsprechend den zwei Wörtern, die das durch die Ausleseadresse angegebene Wort einschließen, der beiden Paare aus einem Freigabesignal und einem Zeitsteuer signal mit dem Leseverstärker-Freigabesignal bzw. dem Hal tezeitsteuersignal synchronisiert ist und das andere der beiden Paare aus einem Freigabesignal und einem Zeitsteuer signal bzgl. dem Leseverstärker-Freigabesignal bzw. dem Haltezeitsteuersignal verzögert ist.