DE2531382A1

DE2531382A1 - Halbleiterspeicher zum blockorientierten lesen und schreiben

Info

Publication number: DE2531382A1
Application number: DE19752531382
Authority: DE
Inventors: Jun Ralph Fosdick Spencer
Original assignee: Sperry Rand Corp
Current assignee: Sperry Corp
Priority date: 1974-07-15
Filing date: 1975-07-14
Publication date: 1976-03-04
Also published as: US3898632A; DE2531382B2; GB1519985A; JPS5148943A

Description

PATENTANWALT

ö 27 IDSTEIN
FRIEDENSSTRASSE 29/31
TELEFON: IDSTEIN 8237 ρ 184024

C 24537

SFFRRY RAND CORPORATION, New York_s N₀ I„/U° S₀ A_c

Halbleiterspeicher «aci blockord entiert-an Lasen und

Schreiben

Pie Erfindung betrifft Speicherschaltungen für Rechenautomaten, in deren Feldeffekt-Transistoren mit veränderbarem Schwellwert und isolierter Torelektrode als Speicherzellen verwendet werden,

In der USA-Patentschrift Nr₀ 3.508.211 mit der Be si ei aiming: "Electrically Alterable Noa-Deotjructiv© Readout Field Effect Transistor Memory" und in der USA-Patentschrift Nr. 3.590.337 mit der Bezeichnung; "Plural Dielectric Layered Electrically Alterable Non-Destructive Readout Memory Element" von H. A„ R. Wegener sind verschiedene als Speicherelemente brauchbare Feldeffekt-Transistoren mit veränderbarem Sohwellwert und isolierter Torelektrode erläutert. Ihr Leitungsschwellwert kann dadurch elektrisch abgeändert werden, daß zwischen der Torelektrode und der Unterlage eine binäre Spannung angelegt wird, die eine vorgegebene, endliche Größe übersteigt. Durch ihre Polung ist die Richtung festgelegt, in der der Schwellwert geändert wird. Wenn an der Torelektrode eine feste Abfragespannung angelegt wird, deren Wert zwischen den beiden Leitungsschwellwerten liegt, denen je eine Binärzahl zugeordnet ist, kann der binäre Zustand des Transistors bei einer Prüfung der Größe des über die Quellen- und Zugelektroden laufenden Stromes abgefühlt werden. Wegen der unzureichenden Größe der Abfragespannung wird der zuvor vorhandene Leitungsschwellwert nicht verändert, so daß das Lesen nichtlöschend erfolgt.

Ferner sind die Schaltungen mit den blockorientierten Halbleiterspeichern bislang derart konstruiert, daß die Kosten beim Lesen und Schrei-

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ben im Falle des ssufall evert eil ten Zugriffes vermindert und kürzere Lese- und Schreibsseiten erreicht werden.

Gemäß der Erfindung laufen die Ein- und Ausgabe-Operationen eines blockorientierten Halbleiterspeichers zum Lesen und Schreiben im Multiplexbetrieb ab, so daß die Arbeitsfolge einer solchen Speicherschaltung mit der Arbeitsfolge der Speicherzellen in Einklang gebracht werden kann, die einen Feldeffekt-Transistor mit veränderbare» Bchwellwert und isolierter Torelektrode enthalten«

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher erläutert. Es stellen dar?

Figur 1 die Organisation der Komponenten, die in einem einzelnen blockorientierten Halbleiterspeicher zum Lesen und Schreiben gemäß der Erfindung angewendet werden,

Figur 2 ein Blockschaltbild zur Veranschaulichung der Art und Weise, wie eine Ansah! von blockorientierten Halbleiterspeichern in einem Speichersystem benutzt wird,

Figur 3 ein Schaltbild, das angibt, wie eine Anordnung von Feldeffekt-Transistoren mit veränderbarem Schwellwert und isolierter Torelektrode in der Praxis verbunden werden kann,

Figur 4 das Schaltbild eines Schieberegisters für die praktische Ausführungsform der Erfindung und

die Figuren 5 und 6 Auftragungen über der Zeit zur Veranschaulichung der Arbeitsfolgen bei der Ausführungsform der Erfindung.

In der Figur 1 sind die Komponenten angegeben, die einer einzelnen blockorientierten Halbleiter-Speichereinheit zum Lesen und Schreiben zugeordnet sind. Die Feldeffekt-Transistoren mit veränderbarem Lei-

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tungsschwellwert sind als Matrix von Speicherzellen 11 angeordnet, die in typischer Weise 128 horizontale Blockzeilen und 64 vertikale Wortspalten enthält» Ein spezieller Block Speicherzellen wird von einem Blockdecodierer 13 über eine Puffersehaltung 15 in Abhängigkeit von den Adreßbefehlen angewählt, die an Klemmen X-^ - I« empfangen werden. Vorzugsweise können von Adressen-Negatoren 17 die Komplemente der empfangenen Adreßsignale gebildet werden, damit auf zwei Schienen herankommende Adreßsignale in der Schaltmatrix mit NOE- und -NAND-Verknüpfungsgliedern innerhalb des Blockdecodierers zur Verfügung stehen.

Während eines Lesezyklus können die einzelnen in den Speicherzellen eines gegebenen Blockes untergebrachten Informationsbits auf ein Lesebefehlssignal hin gleichzeitig in ein Schieberegister 19 eingeblendet werden, aus dem diese Information seriell unter der Mitwirkung von Taktsignalen 0-, - 0, *ⁿ eine Datenausgabe-Pufferschaltung 21 gelangt. Außerdem läuft die aus dem Schieberegister 19 ausgelesene Information durch seine eigenen Stufen zurück, damit sie später zur Auffrischung der verschiedenen Speicherzellen benutzt werden kann.

Umgekehrt können während eines Schreibzyklus die einzelnen Informationsbits auf ein Schreibbefehlssignal hin über eine Dateneingabe-emne seriell in das Schieberegister eingelassen werden, und dann werden sie gleichzeitig in die Speicherzellen des gewählten Blockes eingeblendet ♦

Im selben Zeitpunkt, in dem gerade die Information während des Lesezyklus aus dem Schieberegister ausgelesen wird, sind alle Transietoren in den Speicherzellen des gewählten Blockes einer Folge von Spannungen unterworfen, die diese zum Empfang eines Rückschreib signals aus dem Schieberegister vorbereitet. Wenn die Information während des Schreibzyklus gerade seriell in das Schieberegister eingespeist wird, werden die Speichertransistoren in ähnlicher Weise innerhalb der gewählten Blockzeile gerade einer Folge von Arbeitsspannungen «uegtsetrt,

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die diese Transistoren zum Empfang neuer Daten vorbereitet»

In der Figur 2 ist eine Anzahl blockorientierter Halbleiterspeicher zum Lesen und Schreiben in einem typischen Hauptspeicher veranschaulicht,* sie stimmt mit der Anzahl Bit in einem zu verarbeitenden Wort überein* Wenn also jede blockorientierte Speichereinheit 2ⁿ Blockzeilen und a Wörter je Block enthält, können 2ⁿ unterschiedliche Folgen von m Wörtern, die je R Bits enthalten, im Speicher der Figur 2 untergebracht werden.

Das Konzept der blockorientierten Halbleiterspeicher wurde deshalb entwickelt, weil die Lese- und Schreibzeiten kürzer sind, als sie bei Speichern sum Lesen und Schreiben mit zufallsverteiltem Zugriff erreicht werden können. Die Zugriffszelt in einem Speichersystem ist nämlich die Summe aus der Verzögerung bei der Signalübertragung zwischen der zentralen Rechenanlage und dem Speicher und aus der Zugriff szeit des Speichers selbst. Sobald die Zugriffszeiten zum Hauptspeicher kürzer werden, wird die Verzögerung der Signalübertragung zwischen der zugeordneten zentralen Rechenanlage und dem Speicher zu einem zunehmend großen Teil der Zugriffszeit des Systems gemacht. Ein blockorientierter Speicher umgeht diese Zeitschranke, weil die zentrale Rechenanlage Blöcke von Wörtern anstelle einzelner Wörter verarbeiten muß» Bei den blockorientierten Halbleiterspeichern wird die Übertragungszeit zwischen der zentralen Rechenanlage und dem Speicher über alle in einem Block enthaltenen Wörter gemittelt. Obgleich die zentrale Rechenanlage über einen lokalen Speicher zum Festhalten der Blöcke mit Wörtern verfügen muß, die aus dem Hauptspeicher erhalten sind« ist die Arbeitsgeschwindigkeit eines solchen lokalen Speichers weit größer als die des blockorientierten Speichers, so daß, insgesamt gesehen, eine Zeitverküraung verfügbar ist.

Jedesmal wenn der wortorientierte Hauptspeicher von der zentralen Rechenanlage adressiert wird, müssen beim Lesen und Schreiben m Wörter in einer vorgegebenen Folge zwischen ihm und dem lokalen Speicher

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übertragen werden. Beispielsweise kann das Speichersystem der Figur 2 2' = 128 unterschiedliche Folgen speichern, die je 64 Wörter mit R Bits enthalten.

Bemäß der Erfindung kann die Matrix der Speicherzellen 11 entsprechend der Figur 3 konstruiert sein, wobei 128 horizontale Blockzeilen von Speichertransistoren in 6L vertikalen Wortspalten auf einer gemeinsamen Unterlage angeordnet sind, der in Abhängigkeit von einem MS-Wahlsignal passende Spannungen ^motjd zugeleitet werden. Ein solcher Transistor 23 weist wie alle Speichertransistoren eine Torelektrode 25, die über eine Blockleitung 27 mit den Torelektroden der übrigen Transistoren desselben Blockes und der entsprechenden Klemme der Pufferschaltung 15 (Figur 1) verbunden ist, ferner eine Zugelektrode 29, die über eine gemeinsame Zugleitung an allen Speichertransistoren derselben vertikalen Wortspalte und über einen Wortleitungs-Treibtransistor 31 (Figur 1) an einer Quelle von Treibspannungen Y^j) angeschlossen ist, und schließlich eine Quellenelektrode 33 auf, die über eine gemeinsame Quellenleitung an den Quellenelektroden aller übrigen Speichertransistoren an derselben vertikalen Wortleitung und über einen Einblendtransistor 35 (Figur 1) an einer entsprechenden Stufe des Schieberegisters 19 angelegt ist·

Nachdem der Decodierer 13 an seinen Klemmen X·, - X« ein AdreÖsignal empfangen hat, bewirkt eine Steuerspannung V^j ein Schaltsignal auf einer Ausgangsleitung, die dem empfangenen Adreßsignal zugeordnet ist. Die Pufferschaltung 15 enthält als Durchlaßschaltung einzelne Schalttransistoren, die jeder Blockzeile der Matrix entsprechen. Alle diese Transistoren sind derart verbunden, daß in Abhängigkeit von einem an der entsprechenden Ausgangsleitung des Decodierers 13 erscheinenden Schaltsignal eine Pufferspannung V als Zeitgabesignal an der Torelektrode der Speichertransistoren im zugehörigen Block angelegt wird.

Wie aus den eingangs genannten USA-Patentschriften von W. A· R. Wegener bekannt ist, ist die in den Speichertransistoren untergebrachte

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Information entweder eine hohe oder niedrige Spannung des Leitungsschwellwertes, unter der Annahme, daß p-Kanal -Transistoren mit direkter Verschiebung benutzt werden, verschiebt eine negative Schreibspannung zwischen der Torelektrode und der Unterlage die Schwellwertspannung zu ihrem hohen, negativen Wert, während die entsprechende positive Schreibspannung den Schwellwert nach unten ins Positive verlegte Folglich müssen den Speichertransistoren Spannungen zwischen der Torelektrode und der Unterlage mit beiden Polungen zugeleitet werden. Die Pufferschaltung bildet dabei ein zweckmäßiges Hilfsmittelj in Abhängigkeit von der Polung der Pufferspannung V Spannungen beider Polungen an die Torelektroden heranzubringen.

Das Schieberegister 19 ist ein Gerät zur Umwandlung einer Parallelübertragung in eine serielle Übertragung bssw. umgekehrt und weist entsprechend ,Jeder vertikalen Wortspalte der Matrix eine Stufe auf. Alle diese Stufen können gleichzeitig mit der gemeinsamen Quellenleitung der entsprechenden Wortspalte von einem Einblendtransistor 35 verbunden oder abgeschnitten werden, wenn dieser eine Einblendspannung empfängt. Bas Schieberegister ist ein dynamisches Register mit 4 Phasen, das 64 Stufen aufweist und die Daten wiederaufnehmen kann, wenn sie während des Lesezyklus benötigt werden.

In der Figur 4 sind die typischen Stufen des Schieberegisters ausführlich gezeigt; insbesondere ist erkennbar, wie durch Multiplexbetrieb die Geschwindigkeit, mit der die Informationen durch das Register unter der Mitwirkung eines Taktgebers hindurchgeschleust werden, verdoppelt werden kann. Wie beachtet, sei, sind die Stufen in zwei Gruppen eingeteilt, denen eine gerade bzw. ungerade Zahl zugeordnet ist. In der entsprechenden Wortspalte (Figur 4) sind alle Stufen mit der gemeinsamen Quellenleitung verbunden. Folglich ist die Stufe 37 über eine Quellenleitung 39 an die Wortspalte 2 und die Stufe 41 über eine Quellenleitung 43 an die Wortspalte 64 angeschlossen. In ähnlicher Weise gehört die Stufe 45 zur vertikalen Wortspalte 1 und die Stufe 47 stir vertikalen Wortspalte 63. Die Zwischenstufen in den

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unteren und oberen Gruppen sind mit den übrigen ungeradzahligen bzw. geradzahligen Wortspalten verbunden» Der Aufbau des Schieberegisters kann am besten in Verbindung mit der zeitlichen Auftragung der Figur 5 verstanden werden, wobei zu beachten ist, daß jede Stufe ein von Taktpulsen 0^ und 0₂ erregtes Transistor-Teilernetzwerk und ein weiteres Netzwerk dieser Art enthält, das von Taktpulsen 0, und 0, eingeschaltet wird»

Wie aus der Auf tragung der Figur 5 hervorgeht, fallen in der Zeitspanne, in der die binären Daten unter der Steuerung von Taktpulsen durch das Register geschleust werden, die Vorderflanken der Taktpulse 0^ und 0₂ und der Taktpulse 0, und 0, zusammen, von denen die letzteren gegenüber den ersteren verzögert sind. In Abhängigkeit von diesen beiden Taktpulspaaren werden die beiden Transistor-Teilernetzwerke der Figur 4 erregt.» Somit werden während der Taktpulse 0^ und 0g die eingegebenen Datensignale dem ersten Transistor-Teilernetzwerk der Stufe 37 und während der Taktpulse 0~ und 0, dem zweiten Transistor-Teilernetzwerk der Stufe 45 nach einer gewissen Verzögerung zugeleitet. Somit werden aufeinanderfolgende Eingabeimpulse nach Art des Multiplexbetriebes abwechselnd der jeweils anderen Stufe zugeleitet, damit die Daten doppelt so schnell wie die maximalmögliche Taktfolge jeder Gruppe in das Register eingelassen werden können.

Durch Zuführung eines Signals von hohem bzw. niedrigem Niveau wird das Register von der Lese-/Schreibsteuerung in den Lese-/Schreibzyklus geschaltet, in dem ein wahres R/W- bzw. invertiertes R/W-Schaltsignal erzeugt wird.

Alle Eingangsstufen des Registers enthalten ein paralleles Eingabenetzwerk, dessen einer Zweig vom R/W-Sehaltsignal während des Lesezyklus eingeschaltet wird, damit die Daten, die aus dem Register ausgelesen werden, durch die Rückkopplungsleitungen 49 bzw. 51 zurückgeleitet werden können. Der andere Zweig des Eingabenetzwerkes wird während des Schreibzyklus vom R/W-Sehaltsignal eingeschaltet, damit

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die Oaten in das Register eingespeist und die Informationen am Rücklauf über die Rückkopplungsleitungen 49 und 51 gehindert werden.

Zur Übertragung der binären Daten zwischen den aufeinanderfolgenden Transistor-Teilernetzwerken ist in der Stufe 37 eine Leitung 52 vorgesehen, die an der zugehörigen Taktpulsquelle über einen Transistor 51 mit einer eigenen Vorspannung und einem hohen Widerstand und ein Transistornetzwerk angeschlossen ist, das einen auf Signale ansprechenden Transistor 53 ait geringem Widerstand enthält. Diese Leitung 52 liegt an einem auf Signale ansprechenden Transistor 55 des nachfolgenden Transistor-Teilernetzwerkes.

Zum besseren Verständnis der Arbeitsweise des Schieberegisters sei zuerst die Stufe 37 betrachtet, während die Daten im Lesezyklus gerade rückgespeist werden. Wenn ein Datensignal von hohem Niveau in der Rückkopplungsleitung 49 erscheint, wird die Leitung 42 auf eine hohe Spannung geschaltet, deren Größe sich der Spannung des Taktpulses 0η in der Gegenwart der Taktpulse 0^ und 0₂ annähert. Hierdurch wird der Transistor 55,vorgeladen, so daß sich das Potential der Leitung 52 des zweiten Transistor-Teilernetzwerkes der Spannung des Taktpulses 0~ annähert, während die Taktpulse 0» und 0· anschließend gemeinsam auftreten. Wenn andererseits auf der Rückkopplungsleitung 49 ein Datensignal von tiefem Niveau empfangen würde, wird die Leitung 52 nur an die Taktpulsquelle des Taktpulses 0^ über den Transistor 51 mit dem hohen Widerstand angeschlossen, und der Transistor 55 würde nicht auf ein Niveau vorgeladen, bei dem er während der nachfolgenden Taktpulse 0~ und 0, eingeschaltet werden könnte. Bei jedem Übergang von zwei zusammenfallenden Taktpulsen zu den nächsten beiden werden somit binäre Daten zwischen aufeinanderfolgenden Transistor-TeilernetBwerken und bei einem vollständigen Zyklus der Taktpulse durch eine gesamte Stufe übertragen.

Wie aus den Auftragungen der Figur 5 hervorgeht, beginnt ein vollständiger Lesezyklus mit einer Zugriffsphase, in der die binären Da-

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ten, die in den einzeinen Speichertransistoren des adressierten Blokkes gespeichert sind, in die entsprechenden Stufen des Schieberegisters eingelesen werden. Während dieser Zugriffsphase schließt ein Einblendimpuls das Register an die Matrix der Speicherzellen an; an den Transistoren des adressierten Blockes wird ein Treibimpuls V^p über die Wortleifungen angelegt. Alle diese adressierten Speichertransistoren leiten bedingt in Abhängigkeit vom Wert der gerade gespeicherten binären Daten» Somit wird von der gemeinsamen Quellenleitijmg in der zugehörigen Matrix entweder eine Spannung von hohem Niveau oder von v.iefem Niveau zu den Leitungen 39 und 43 des Registers übertragen, damit die zugehörigen Transistoren bedingt auf ein Potential vorgeladen werden, das die gespeicherte Information anzeigt.

Mit dem Ende der Zugriffsphase endet der Einblendimpuls und trennt dabei das Register «On der Matrix der Speicherzellen ab. Von diesem Zeitpunkt ab werden m sich wiederholende Folgen der Taktpulse 0-, - 0, dem Register zugeleitet, damit die gespeicherten Daten über eine Pufferschaltung 21 ausgelesen werden. Wie man der Figur 4 entnimmt, lassen die Daten der oberen und unteren Gruppe Stufen wahlweise Bezugsimpulse ν« nur während der Anwesenheit der sich abwechselnden Taktpulse $2 ^υη& 0λ ^zyxr Ausgabeklemme der Daten hindurchgehen.

Während die Daten gerade aus dem Register ausgelesen werden, werden sie außerdem rückgespeist. Nach dem Auslesen des letzten Bit wird das Register nochmals während einer halben Taktpulsperiode geschaltet, damit sein Zustand mit dem am Ende der Zugriffsphase übereinstimmt. Wenn dies geschehen ist, erscheint ein zweiter Einblendimpuls, um das Register mit der Matrix der Speicherzellen zu verbinden. Hierdurch werden die Quellenelektroden der einzelnen Speichertransistoren im adressierten Block Spannungen unterworfen, die gerade in den entsprechenden Registerstufen gespeichert werden, damit die im Register untergebrachte Information in den Speichertransistor rückgeschrieben werden kann, um das Löschen zu unterbinden, das normalerweise während des Lesezyklus eintreten könnte.

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In der Zeitspanne, in der die Informationen aus dem Schieberegister ausgelesen werden und es von der Matrix der Speicherzellen isoliert wird, sind die Speichertransistoren des adressierten Blockes eineP unabhängigen Arbeitsfolge unterworfen, in der zur Vorbereitung der Schreibphase die Speichertransistoren gelöscht werden. Nach dem Verfahren, das in der Figur 6 angedeutet ist, können neue Informationen in eine adressierte Blockzeile der Matrix eingeschrieben werden. Durch Anlegen eines Schreibbefehlssignals an die Lese-/Schreibsteuerung der Figur 4 wird ein Schreibzyklus in Gang gesetzt, in dem der zweite Zweig der parallelen Eingabe-Netzwerke der Stufen 37 und 45 zum Empfang der Daten über eine Dateneingabeklemme vorbereitet wird, dabei werden diese Netzwerke zugleich von den Rückkopplungsleitungen 49 und 51 isoliert.

Wie beim Lesezyklus werden nur 32 Verschiebungen im Schieberegister benötigt, um alle 64 Wörter der neuen Daten seriell vollständig hindurchzuschieben, was auf den Multiplexbetrieb zurückzuführen ist. Während die neuen Daten gerade in das Schieberegister eingeschoben werden, sind die adressierten Speicherzellen derjenigen Arbeitsfolge unterzogen, in der diese Speichertransistoren für den endgültigen Schreibabschnitt des Schreibzyklus vorbereitet werden. Nachdem das letzte Bit in das Register des Blockes hineingeschoben ist, erscheint ein Einblendimpuls, der alle Stufen des Schieberegister an die gemeinsame Quelle in der entsprechenden vertikalen Wortleitung anschließt, damit die neuen Daten aus dem Schieberegister parallel in die Speichertransistoren des adressierten Blockes eingeblendet werden können. Wie bereits erwähnt, werden die Speichertransistoren einer Arbeitsfolge ia der Zeitspanne unterworfen, in der die Matrix der Speicherzellen isoliert ist und die Daten von den Taktpulsen durch das Register hindurchgeschleust werden.

Die Informationen werden in die Speichertransistoren eingeschrieben bzw. aus diesen ausgelesen, wobei ein "Kanalabschirm-Verfahren¹¹ nach der ÜSA-Patentaehrift Nr _β 3.618.051 vom 2.November 1971 angewendet ist.

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Dieses Verfahren sei nun an Hand der Figuren 1 und 3 unter Bezugnahme auf die Auftragungen über der Zeit gemäß den Figuren 5 und 6 erläutert.

Für einen Lesezyklus sei der Block 1 adressiert und die Umgebung des Speichertransistors 23 der Figur 3 betrachtet. Während des letzten Abschnittes der Zugriffsphase wird die durch einen Taktpuls eingeblendete Pufferspannung V negativ und treibt somit die Torelektroden der Speichertransistoren längs der adressierten Blockleitung auf ein negatives Potential. Da sich die Spannung Vjßjug der Unterlage zu diesem Zeitpunkt auf dem Niveau 0 befindet, gelangt eine negative Spannung zwischen der Torelektrode und der Unterlage zum Lesen zu den adressierten Speichertransistoren., Gleichzeitig wird eine Treibspannung V«T_D der Wortleitung an alle gemeinsamen Zugleitungen in der Matrix der Speicherzellen angelegt, so daß die Zugelektrode 29 des Transistors 23 ins Negative getrieben wird und eine negative Spannung als Lesepotential an der Torelektrode 25 erscheint« Falls der Speichertransistor gerade ein Informationsbit speichert, bei dem sein Leitungsschwellwert sich unterhalb des unteren Schwellwertes befindet, wird der Transistor eingeschaltet, und die negative Quellenspannung wird zur Quellenelektrode 33 und von dort zur gemeinsamen Quellenleitung übertragen. Da während der Zugriffsphase eine negative Einblendspannung vorhanden ist, ist die gemeinsame Quelle an die entsprechende Leitung im Schieberegister angeschlossen, und die richtige Registerstufe wird demgemäß eingestellt.

Wenn andererseits der Speichertransistor 23 gerade ein von einem hohen Leitungsschwellwert dargestelltes Informationsbit speichert, reicht die Spannung zwischen der Torelektrode und der Unterlage zur Herbeiführung seines Leitungszustandes nicht aus, und der der Quellenelektrode 29 zugeleitete negative Impuls wird nicht zur Quellenelektrode 33 übertragenj so daß die entsprechende Registerstufe unbeeinflußt bleibt. Mit dem Ende der Zugriffsphase endet der Einblendimpuls, wodurch die Matrix der Speicherzellen isoliert wird.

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Xn diesem Zeitpunkt treten die Speichertransistoren des adressierten Blockes in die "Einstellphase¹¹ ein, in der sie alle auf ihren negativen Schwellwert, also den hohen Schwellwert eingestellt werden» Die Anwendung dieser Einstellphase ist insofern wünschenswert, als hierdurch alle adressierten Speichertransistoren auf ein vorgegebenes Niveau gebracht werden^ wodurch Schwankungen bei der Einstellung des Leitungssehwellwertes ausgeschaltet werden, die das Ergebnis der vorausgehenden Arbeitszyklen sind. Nach der Einstellphase treten die adressierten Transistoren in dieⁿLSschphaseⁿ ein, in der sie auf den positiven Schwellwert, also den unteren Schwellwert geschaltet werden.

Nach der Löschphase werden die adressierten Speichertransistoren der bereits erwähnten "Kanalabschirmphase¹¹ unterzogen, in der eine negative Decodierspannung V^₀ für die Wortleitung allen gemeinsamen Zugleitungen der Matrix zugeführt wird, um diese auf eine negative Spannung konstanter Größe zu bringen und die Zugelektroden der Speichertransistoren längs der adressierten Blockzeile auf einem entsprechenden negativen Wert zu halten.

Schließlich werden die Informationen während der Rückschreibphase vom Schieberegister aus in die adressierten Speichertransistoren rückgespeichert. Bei dem bekannten Kanalabschirm-Verfahren reicht die Zufuhr einer Spannung zwischen der Torelektrode und der Unterlage zum Schreiben nicht aus, um den Leitungsschwellwert eines Speichertransistors zu verschieben, da die negative Ladung an der Zugelektrode die gesamte Spannung von der Torelektrode fernhält. Um den Leitungsschwellwert zu verschieben, muß diese gespeicherte Ladung aufgebraucht werden.

Bei diesem Kanalabschirm-Verfahren erscheint ein Einblendimpuls während der Schreibphase, damit das Schieberegister wieder an der Matrix der Speicherzellen angeschlossen wird. Falls das Datenbit, das gerade in einer Stufe des Schieberegisters aufbewahrt wird, durch eine ziemlich hohe Spannung dargestellt wird, werden die Zug- und

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Quellenleitungen für diese spezielle Wortleitung entladen, damit der Leitungsschwellwert des in dieser Wortleitung adressierten Speichertransistors ins Negative, also auf das hohe Niveau verschoben wird. Wenn umgekehrt das gerade in der speziellen Stufe des Schieberegisters gespeicherte Datenbit von einer ziemlich niedrigen Spannung wiedergegeben wird, verbleibt der Leitungsschwellwert des zugehörigen Speichertransistors im Positiven, also auf dem niedrigen Niveau.

Während des Schreibzyklus werden die adressierten Speichertransistoren der Arbeitsfolge gemäß der Figur 6 unterworfen. Im Schreibzyklus wird natürlich keine vorübergehende Zugriffsphase benötigt, und die während der Schreibphase in die adressierten Speicherferansistoren einzuschreibenden Informationen entsprechen den neuen Informationen, die während des Schreibzyklus in d as Schieberegister gebracht wurden.

Die Vorteile einer Herabsetzung der Übertragungszeiten, die mit blockorientierten Hauptspeichern erzielbar sind, können also durch einen Multiplexbetrieb der Schieberegister weiter vergrößert werden, die ihrerseits zur Kostenverminderung und einer Senkung des Raumbedarfes beitragen, da integrierte Schaltungen mit Feldeffekt-Transistoren verwendbar sind, die als Speichertransistoren mit einer isolierten Torelektrode und einem veränderbarem Schwellwert arbeiten.

Zusammenfassend betrachtet, ist zuvor ein blockorientierter Hauptspeicher zum Lesen und Schreiben erläutert, in dem als Speicherzellen Feldeffekt-Transistoren mit veränderbarem Schwellwert und isolierter Torelektrode verwendet werden. Alle Speicherzellen sind in Form einer Matrix aus horizontalen Blockzeilen und vertikalen Wortspalten auf einer gemeinsamen Unterlage angeordnet. Von einem Blockdecodierer wird eine Blockzeile für eine vorgegebene Operation angewählt, bei der von einem als Serien-ZParallel- bzw. Parallel-/Serien-Umformer arbeitenden Schieberegister nlle Speichertransistoren des angewählten Blockes im Multiplexbetrieb ausgelesen oder eingeschrieben werden, während sie gerade einer vierphasigen Arbeitsfolge unterliegen.

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Claims

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PATENTANSPRÜCHE [ kiAOHQEREiOHT|

(±J Digitaler Matrixspeicher aus Feldeffekt-Transistoren, deren Leitungsschwellwert durch die Anlegung einer Spannung der einen oder anderen Polung auf ein hohes oder niedriges Niveau verschiebbar ist, und die in 2 Blöcken und in Wortspalten auf einer gemeinsamen, an einer Spannungsquelle anschließbaren Unterlage angeordnet sind, wobei den längs je einer von 2ⁿ Zeilen angeordneten Feldeffekt-Transistoren über ihre Torelektroden und die ihnen gemeinsame Zeilenleitung eine der Adressierung und Steuerung dienende Spannung auf einem der beiden Niveaus zuführbar ist, während die längs m Wortspalten angeordneten Feldeffekt-Transistoren über ihre Zugelektroden und je eine von 2m Spaltenleitungen, sowie je einen von 2m Schalttransistoren an einer Spannungsquelle und über ihre Quellenelektroden und je eine weitere der 2m Spaltenleitungen, sowie je einen weiteren der 2m Schalttransistoren an m Stufen eines Schieberegisters gleichzeitig anschließbar sind, dadurch gekennzeichnet, daß das Schieberegister (19) unter der Steuerung eines Taktgebers {0-, - 0, ) als Parallel-Serien- bzw. Serien-Parallel-Umsetzer in Abhängigkeit von der Richtung des Datenflusses vom bzw. zum Matrixspeicher arbeitet und jeweils zwei seiner m Stufen zueinander im Gegentakt an der seriellen Zwischenspeicherung und/oder Datenein-/Ausgabe teilnehmen.

2. Matrixspeicher nach dem Anspruch 1,dadurch gekennzeichnet, daß die m Stufen des Schieberegisters (19) derart in zwei Abschnitte aufgeteilt sind, daß die Stufen (45, 47) des einen Abschnittes an den Feldeffekt-Transistoren der uageradzahligen Spalten (1 - 63) und die Stufen (37, 41) des anderen Abschnittes an den Feldeffekt-Transistoren der geradzahligen Spalten (2 - 64) anschließbar sind.

3. Matrixspeicher nach dem Anspruch 2, dadurch gekennzeichnet, daß bei Anlegung eines Schreibsteuersignals (R/tf) an die ersten Stufen (37, 45) der beiden Abschnitte des Schieberegisters (19) die Daten von abwechselnden Taktsignalen (0^, 0^ und

3> ^h) ^^es Taktgebers von einer Datenquelle aus abwechselnd in den einen und anderen Abschnitt einspeisbar sind.

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NACHQEREJOHT j

4· Matrixspeicher nach dein Anspruch 3, dadurch gekennzeichnet, daß an die letzten Stufen (41, 47) der beiden Abschnitte des Schieberegisters (19) eine Ausgabe-Pufferschaltung (21) angeschlossen ist, durch die die Daten unter der Steuerung der abwechselnden Taktsignale (0₂ ^und 0i ) und der Mitwirkung einer Bezugsspannung (V_n) abwechselnd vom einen und anderen Abschnitt zu einem Ausgabegerät übertragbar sind.

5. Matrixspeicher nach dem Anspruch 4, dadurch gekennzeichnet, daß zwischen der jeweils ersten und letzten Stufe (37 und 41 bzw. 45 und 47) der beiden Abschnitte des Schieberegisters (19) eine direkte Leitungsverbindung (49 bzw. 51) vorgesehen ist, die durch ein der jeweils ersten Stufe (37 bzw. 45) zugeführtes invertiertes Schreibsteuersignal (It/'W) zur Herstellung eines Datenkreislaufes einschaltbar ist.

6. Matrixspeicher nach dem Anspruch 2,dadurch gekennzeichnet, daß die einzelne Stufe m des Schieberegisters (19) zwei Transistor-Teilernetzwerke aufweist, die abwechselnd durch je zwei Taktsignale (0-, , 0₂ ^unc^ Φ-χι 0;) erregbar sind, deren Vorderflanken zeitlich zusammenfallen.

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