DE2531382B2 - Digitaler Matrixspeicher aus Feldeffekt-Transistoren - Google Patents
Digitaler Matrixspeicher aus Feldeffekt-TransistorenInfo
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Description
Die Erfindung betrifft einen digitalen Matrixspeicher aus Feldeffekt-Transistoren, deren Leitungsschwellwert
durch die Anlegung einer Spannung der einen oder anderen Polung auf ein hohes oder niedriges Niveau
verschiebbar ist, und die in 2" Blöcken und m Wortspalten
auf einer gemeinsamen, an einer Spannungsquelle anschließbaren Unterlage angeordnet sind, wobei
den längs je einer von 2" Zeilen angeordneten Feldeffekt-Transistoren
über ihre Torelektroden und die ihnen gemeinsame Zeilenleitung eine der Adressierung
und Steuerung dienende Spannung auf einem der beiden Niveaus zuführbar ist, während die längs m Wortspalten
angeordneten Feldeffekt-Transistoren über ihre Zugelektroden und je eine von 2m Spaltenleitungen, sowie
je einen von 2m Schalttransistoren an eine Spannungsquelle und über ihre Quellenelektroden und je eine
weitere der 2m Spaltenleitungen, sowie je einen weiteren der 2m Schalttransistoren an m Stufen eines
Schieberegisters gleichzeitig anschließbar sind.
In der USA-Patentschrift 35 08 211 mit der Bezeichnung: »Electrically Alterable Non-Destructive
Readout Field Effect Transistor Memory« und in der USA-Patentschrift 35 90 337 mit der Bezeichnung:
»Plural Dielectric Layered Electrically Alterable Non-Destructive Readout Memory Element« von H.A.R.
Wegener sind verschiedene als Speicherelemente brauchbare Feldeffekt-Transistoren mit veränderbarem
Schwellwert und isolierter Torelektrode erläutert Ihr Leitungsschwellwert kann dadurch elektrisch abgeändert
werden, daß zwischen der Torelektrode und der Unterlage eine binäre Spannung angelegt wird, die eine
vorgegebene, endliche Größe übersteigt Durch ihre Polung ist die Richtung festgelegt, in der der Schwellwert
geändert wird. Wenn an der Torelektrode eine feste Abfragespannung angelegt wird, deren Wert
zwischen den beiden Leitungsschwellwerten liegt, denen je eine Binärzahl zugeordnet ist kann der binäre
Zustand des Transistors bei einer Prüfung der Größe des über die Quellen- und Zugelektroden laufenden
Stromes abgefühlt werden. Wegen der unzureichenden Größe der Abfragespannung wird der zuvor vorhandene
Leitungsschwellwert nicht verändert, so daß das Lesen nichtlöschend erfolgt
Ferner sind die Schaltungen mit den blockorientierten Halbleiterspeichern bislang derart konstruiert, daß
der Aufwand beim Lesen und Schreiben gegenüber den Speichern mit zufallsverteiltem Zugriff vermindert und
kürzere Lese- und Schreibzeiten erreicht werden (USA-Patentschrift 35 08 211).
Aus der Zeitschrift: »Electronics«, Ausgabe Januar 1951, Seiten 108 bis Ul ist ein statischer Magnetspeicher
bekannt, in dem mehrere Ringkerne hintereinander derart angeordnet sind, daß binäre Informationen seriell
von Kern zu Kern weitergeschoben werden können. Das benutzte Kernmaterial hat eine Hystereseschleife,
deren Äste dicht benachbart horizontal und vertikal verlaufen und fast keine Fläche zwischen sich einschließen.
Ein derartiges Schieberegister hat sich als nützlich erwiesen, wenn Informationen zwischen Systemen mit
unterschiedlicher Impulsgeschwindigkeit Obertragen
werden sollen. Es kann auch als Zähler verwendet werden, in dem die Impulse zirkulieren. Schließlich ist es
auch als Serien-Parallel' bzw. Parallel-Serien-Umsetzer
branchbar.
Beim Einsatz von digitalen MatrixspeJchern aus Feldeffekt-Transistoren
ist es hinderlich, wenn für die Ein- and Ausgabe-Vorrichtungen magnetische Ringkerne
herangezogen werden müssen, die aus einem andersartigen
Produktionszweig stammen. Aus diesem Gründe ist irereits ein mit Transistoren bestücktes
Schieberegister entwickelt worden, das sowohl am Eingang eines Matrixspeichers mit Feldeffekt-Transistoren
als auch am Ausgang in Form eines Serien-Parallelbzw.
ParaHel-Serien-Umsetzers angeordnet ist und unter der Steuerung eines Taktpulsgebers steht Da das
Einschreiben der digitalen Informationen in einen solchen Matrixspeicher normalerweise zu einem anderen
Zeitpunkt als der Lesevorgang erfolgt, erscheint es
vom Aufwand her nicht gerechtfertigt, wenn, wie in der
USA-Patentschrift 3763480 angegeben ist, ein gesondertes
Schieberegister zum Einschreiben und ein zweites Schieberegister zum Auslesen vorgesehen sind.
Der Erfindung liegt die Aufgabe zugrunde, für eine binäre Informationen zumindest vorübergehend festhaltende
Speichermatrix aus Feldeffekt-Transistoren mit veränderbarem Leitungsschwellwert eine spaltenweise
an die Zug- und Quellenelektroden der Feldeffekt-Transistoren anschließbare zwischenspeichernde
Pufferschaltung anzugeben, durch die mit möglichst hoher Arbeitsgeschwindigkeit bitseriell von/nach außen
zu übertragende, sowie rückzuschreibende Informationen hindurchtreibbar sind.
Der Rückschreibvorgang ist bei dieser Art Matrixspeicher insofern von Bedeutung, als die binären Informationen
in den Feldeffekt-Transistoren in Form elektrischer Ladungen an einem dielektrischen Material
gespeichert bleiben, aber dennoch infolge des Auftretens von Leckströmen früher oder später verlorengehen.
Daher bedarf es bei dieser Art Matrixspeicher einer sog. Auffrischung oder Regeneration, bei der zumindest
aus einer Zeile Feldeffekt-Transistoren die Informationen in das Schieberegister übertragen werden
und in diesem zumindest ein- oder mehrmals umlaufen und anschließend in dieselbe oder eine andere Zeile
rückgeschrieben werden.
Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß das Schieberegister, das unter der Steuerung eines
Taktgebers in Abhängigkeit von der Richtung des Datenfhisses aus dem bzw. in den Matrixspeicher als
Parallel-Serien- bzw. Serien-Parallel-Umsetzer arbeitet,
einen Rückkopplungsweg zum seriellen Rücklauf der Daten vom Ausgang zum Eingang enthält, und daß die
m Stufen des Schieberegisters in zwei zueinander parallelen Zweigen als Datenlaufbahnen bei der
seriellec Ein- bzw. Ausgabe angeordnet sind, auf denen
die Daten unter der Steuerung des Taktgebers paarweise verschiebbar sind.
Gemäß der Erfindung laufen die Ein- und Ausgabe-Operationen eines blockorientierten Halbleiterspeichers
zum Lesen und Schreiben im Multiplexbetrieb ab, so daß die Arbeitsfolge einer solchen Speicherschaltung mit
der Arbeitsfolge der Speicherzellen in Einklang gebracht werden kann, die einen Feldeffekt-Transistor mit
veränderbarem SchweUwert und isolierter Torelektrode enthalten.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher
erläutert Es stellen dar:
F ig. I die Organisation der Komponenten, die in
einem einzelnen blockorientierten Halbleiterspeicher zum Lesen und Schreiben gemäß der Erfindung angewendet
werden,
F i g. 2 ein Blockschaltbild zur VeraJischaulichung der
Art und Weise, wie eine Anzahl von blockorientierten
Halbleiterspeichern in einem Speichersystem benutzt wird,
F ig.3 ein Schaltbild, das angibt, wii«: eine Anordnung von Feldeffekt-Transistoren mit veränderbarem SchweDwert und isolierter Torelektrode in der Praxis verbunden werden kann,
F ig.3 ein Schaltbild, das angibt, wii«: eine Anordnung von Feldeffekt-Transistoren mit veränderbarem SchweDwert und isolierter Torelektrode in der Praxis verbunden werden kann,
praktische Ausführungsform der Erfindung und
F i g. 5 und 6 Auftragungen über der Zeit zur Veranschaulichung
der Arbeitsfolgen bei der Ausführungsform der Erfindung.
In der F i g. 1 sind die Komponenten angegeben, die einer einzelnen blockorientierten Halbleiter-Speichereinheit zum Lesen und Schreiben zugeordnet sind Die Feldeffekt-Transistoren mit veränderbarem Leitungsschweuwert sind als Matrix von Speicherzellen 11 angeordnet, die in typischer Weise 128 horizontale Blockzeilen und 64 vertikale Wortspalten enthält Ein spezieller Block Speicherzellen wird von einem Blockdecodierer 13 über eine Pufferschaltung 15 in Abhängigkeit von den Adreßbefehlen angewählt, die an Klemmen Xi-Xj empfangen werden. Vorzugsweise können von Adressen-Negatoren 17 die Komplemente der empfangenen Adreßsignale gebildet werden, damit aiuf zwei Schienen herankommende Adreßsignale in der Schaltmatrix mit NOR- und NAND-Verknüpfungsgliedern innerhalb des Blockdecodierers zur Verfügung stehen.
In der F i g. 1 sind die Komponenten angegeben, die einer einzelnen blockorientierten Halbleiter-Speichereinheit zum Lesen und Schreiben zugeordnet sind Die Feldeffekt-Transistoren mit veränderbarem Leitungsschweuwert sind als Matrix von Speicherzellen 11 angeordnet, die in typischer Weise 128 horizontale Blockzeilen und 64 vertikale Wortspalten enthält Ein spezieller Block Speicherzellen wird von einem Blockdecodierer 13 über eine Pufferschaltung 15 in Abhängigkeit von den Adreßbefehlen angewählt, die an Klemmen Xi-Xj empfangen werden. Vorzugsweise können von Adressen-Negatoren 17 die Komplemente der empfangenen Adreßsignale gebildet werden, damit aiuf zwei Schienen herankommende Adreßsignale in der Schaltmatrix mit NOR- und NAND-Verknüpfungsgliedern innerhalb des Blockdecodierers zur Verfügung stehen.
Während eines Lesezyklus können die einzelnen in den Speicherzellen eines gegebenen Blockes untergebrachten
Informationsbits auf ein Lesebefehlssignal hin gleichzeitig in ein Schieberegister 19 eingeblendet
werden, aus dem diese Information seriell unter der Mitwirkung
von Taktsignalen Φι— Φ« in eine Datenausgabe-Pufferschaltung
21 gelangt Außerdem läuft die aus dem Schieberegister 19 ausgelesene Information
durch seine eigenen Stufen zurück, daunit sie später zur
Auffrischung der verschiedenen Speicherzellen benutzt
Ί5 werden kann.
Umgekehrt können während eines Schi eibzyklus die einzelnen Informationsbits auf ein Schreibbefehlssignal
hin über eine Dateneingabeklemme seriell in das Schieberegister eingelassen werden, und dann werden sie
gleichzeitig in die Speicherzellen des g c wählt en Blockes eingeblendet
Im selben Zeitpunkt, in dem gerade die Information während des Lesezyklus aus dem Schieberegister ausgelesen
wird, sind alle Transistoren in den Speicherzellen des gewählten Blockes einer Folge von
Spannungen unterworfen, die diese zum Empfang eines Rückschreibsignals aus dem Schieberegister vorbereitet
Wenn die Information während des Schrabzykhis
gerade seriell in das Schieberegister eingespeist wird, werden die Speichertransistoren in ähnlicher Weise
innerhalb der gewählten Blockzeile gerade einer Folge von Arbeitsspannungen ausgesetzt, die diese Transistoren
zum Empfang neuer Daten vorbereitet.
In der F i g. 2 ist eine Anzahl blockorientierter HaIbleiterspeicher zum Lesen und Schreiben Ln einem typischen Hauptspeicher veranschaulicht; nie stimmt mit der Anzahl Bit in einem zu verarbeitenden Wort überein. Wenn also jede blockorientierte Speichereinheit
In der F i g. 2 ist eine Anzahl blockorientierter HaIbleiterspeicher zum Lesen und Schreiben Ln einem typischen Hauptspeicher veranschaulicht; nie stimmt mit der Anzahl Bit in einem zu verarbeitenden Wort überein. Wenn also jede blockorientierte Speichereinheit
2" Blockzeilen und m Wörter je Block enthält können 2"
unterschiedliche Folgen von m Wörtern, die je R Bits
enthalten, im Speicher der F i g. 2 untergebracht werden.
Das Konzept der blockorientierten Halbleiterspeicher wurde deshalb entwickelt, weil die Lese- und
Schreibzeiten kurzer sind, als sie bei Speichern zum
Lesen und Schreiben mit zufallsverteiltem Zugriff erreicht werden können. Die Zugriffszeit in einem
Speichersystem ist nämlich die Summe aus der Verzögerung bei der Signalübertragung zwischen der zentralen
Rechenanlage und dem Speicher und aus der Zugriffszeit des Speichers selbst. Sobald die Zugriffszeiten
zum Hauptspeicher kürzer werden, wird die Verzögerung der Signalübertragung zwischen der zugeordneten
zentralen Rechenanlage und dem Speicher zu einem zunehmend großen Teil der Zugriffszeit des Systems gemacht
Ein blockorientierter Speicher umgeht diese Zeitschranke, weil die zentrale Rechenanlage Blöcke
von Wörtern anstelle einzelner Wörter verarbeiten 2·> muß. Bei den blockorientierten Halbleiterspeichern
wird die Übertragungszeit zwischen der zentralen Rechenanlage und dem Speicher über alle in einem
Block enthaltenen Wörter gemittelt Obgleich die zentrale Rechenanlage über einen lokalen Speicher zum ?'■
Festhalten der Blöcke mit Wörtern verfugen muß, die aus dem Hauptspeicher erhalten sind, ist die Arbeitsgeschwindigkeit eines solchen lokalen Speichers weit
größer als die des blockorientierten Speichers, so daß, insgesamt gesehen, eine Zeitverkürzung verfügbar ist v>
Jedesmal wenn der wortorientierte Hauptspeicher von der zentralen Rechenanlage adressiert wird, müssen
beim Lesen und Schreiben m Wörter in einer vorgegebenen Folge zwischen ihm und dem lokalen Speicher
übertragen werden. Beispielsweise kann das Speicher- >3
system der Fig.2 Φ27 = 128 unterschiedliche Folgen
speichern, die je 64 Wörter mit R Bits enthalten.
Die Matrix der Speicherzellen 11 kann entsprechend
der Fig.3 konstruiert sein, wobei 128 horizontale
Blockzeilen von Speichertransistoren in 64 vertikalen Wortspalten auf einer gemeinsamen Unterlage angeordnet
sind, der in Abhängigkeit von einem MS-Wahlsignal passende Spannungen Vmsub zugeleitet werden.
Ein solcher Transistor 23 weist wie alle Speichertransistoren eine Torelektrode 25, die über eine Blockleitung
27 mit den Torelektroden der übrigen Transistoren desselben Blockes und der entsprechenden Klemme der
Pufferschaltung 15 (Fig. 1) verbunden ist ferner eine Zugelektrode 29, die über eine gemeinsame Zugleitung
an allen Speichertransistoren derselben vertikalen Wortspalte und über einen Wortleitungs-Treibtransistor
31 (F i g. 1) an einer Quelle von Treibspannungen Vwld angeschlossen ist und schließlich eine Quellenelektrode
33 auf, die über eine gemeinsame Quellenleitung an den Quellenelektroden aller übrigen Speichertransistoren
an derselben vertikalen Wortleitung und über einen Einblendtransistor 35 (F i g. 1) an einer entsprechenden
Stufe des Schieberegisters 19 angelegt ist
Nachdem der Decodierer 13 an seinen Klemmen X\—Xi ein Adreßsignal empfangen hat bewirkt eine
Steuerspannung Vox ein Schaltsignal auf einer Ausgangsleitung,
die dem empfangenen Adreßsignal zugeordnet ist Die Pufferschaltung 15 enthält als Durchlaßschaltung
einzelne Schalttransistoren, die jeder Blockzeile der Matrix entsprechen. Alle diese Transistoren
sind derart verbunden, daß in Abhängigkeit von einem an der entsprechenden Ausgangsleitung des Decodierers
13 erscheinenden Schalisignal eine Pufferspannung Vp als Zeitgabesignal an der Torelektrode der Speichertransistoren
im zugehörigen Block angelegt wird.
Wie aus den eingangs genannten USA-Patentschriften von WARWegener bekannt ist ist die in den
Speichertransistoren untergebrachte Information entweder eine hohe oder niedrige Spannung des Leitungsschwellwertes.
Unter der Annahme, daß p-Kanal-Transistoren
mit direkter Verschiebung benutzt werden, verschiebt eine negative Schreibspannung zwischen der
Torelektrode und der Unterlage die Schwellwertspannung zu ihrem hohen, negativen Wert, während die
entsprechende positive Schreibspannung den Schwellwert nach unten ins Positive verlegt Folglich müssen
den Speichertransistoren Spannungen zwischen der Torelektrode und der Unterlage mit beiden Polungen
zugeleitet werden. Die Pufferschaltung bildet dabei ein zweckmäßiges Hilfsmittel, in Abhängigkeit von der
Polung der Pufferspannung Vp Spannungen beider Polungen an die Torelektroden heranzubringen.
Das Schieberegister 19 ist ein Gerät zur Umwandlung einer Parallel-Obertragung in eine serielle Übertragung
bzw. umgekehrt und weist entsprechend jeder vertikalen Wortspalte der Matrix eine Stufe auf. Alle diese
Stufen können gleichzeitig mit der gemeinsamen Quellenleitung der entsprechenden Wortspalte von
einem Einblendtransistor 35 verbunden oder abgeschnitten werden, wenn dieser eine Einblendspannung
empfängt Das Schieberegister ist ein dynamisches Register mit 4 Phasen, das 64 Stufen aufweist und die
Daten wiederaufnehmen kann, wenn sie während des Lesezyklus benötigt wird.
In der F i g. 4 sind die typischen Stufen des Schieberegisters ausführlich gezeigt; insbesondere ist erkennbar,
wie durch Multiplexbetrieb die Geschwindigkeit mit der die Informationen durch das Register unter der
Mitwirkung eines Taktgebers hindurchgeschleust werden, verdoppelt werden kann. Wie beachtet sei, sind die
Stufen in zwei Gruppen eingeteilt denen eine gerade bzw. ungerade Zahl zugeordnet ist In der entsprechenden
Wortspalte (Fig.4) sind alle Stufen mit der gemeinsamen
Quellenleitung verbunden. Folglich ist die Stufe 37 über eine Quellenleitung 39 an die Wortspalte
2 und die Stufe 41 über eine Quellenleitung 43 an die Wortspalte 64 angeschlossen. In ähnlicher Weise gehört
die Stufe 45 zur vertikalen Wortspalte 1 und die Stufe 47 zur vertikalen Wortspalte 63. Die Zwischenstufen
in den unteren und oberen Gruppen sind mit den übrigen ungeradzahligen bzw. geradzahligen Wortspalten
verbunden. Der Aufbau des Schieberegisters kann am besten in Verbindung mit der zeitlichen Auftragung
der F i g. 5 verstanden werden, wobei zu beachten ist daß jede Stufe ein von Taktpulsen Φι und Φ2 erregtes
Transistor-Teilernetzwerk und ein weiteres Netzwerk dieser Art enthält das von Taktimpulsen Φ3 und Φ* eingeschaltet
wird.
Wie aus der Auftragung der Fig.5 hervorgeht fallen
in der Zeitspanne, in der die binären Daten unter
der Steuerung von Taktpulsen durch das Register geschleust werden, die Vorderflanken der Taktpulse Φι
und Φ2 und der Taktpulse Φ3 und Φα zusammen, von
denen die letzteren gegenüber den ersteren verzögert sind. In Abhängigkeit von diesen beiden Taktpulspaaren
werden die beiden Transistor-Teilernetzwerke der Fig.4 erregt Somit werden während der Taktpulse
Φ\ und Φι die eingegebenen Datensignale dem ersten
Transistor-Teilemetzwerk der Stufe 37 und während der Taktpulse Φ3 und Φ4 dem zweiten Transistor-Teuernetzwerk
der Stufe 45 nach einer gewissen Verzögerung
zugeleitet Somit werden aufeinanderfolgende Eingabeimpulse nach Art des Multiplexbetriebes abwechselnd
der jeweils anderen Stufe zugeleitet, damit die Daten
doppelt so schnell wie die maximalmögliche Taktfolge jeder Gruppe in das Register eingelassen werden
können.
Durch Zuführung eines Signals von hohem bzw. niedrigem Niveau wird das Register von der
Lese-/Schreibsteuerung in den Lese-/Schreibzyklus geschaltet, indem ein wahres R/W- bzw. invertiertes
Schaltsignal erzeugt wird.
Schaltsignal erzeugt wird.
Alle Eingangsstufen des Registers enthalten ein paralleles Eingabenetzwerk, dessen einer Zweig vom
Ä/W-Schaltsignal während des Lesezyklus eingeschaltet
wird, damit die Daten, die aus dem Register ausgelesen werden, durch die Rückkoppiungsleitungen
49 bzw. 51 zurückgeleitet werden können. Der andere Zweig des Eingabenetzwerkes wird während des
Schreibzyklus vom Λ/W-Schaltsignal eingeschaltet,
damit die Daten in das Register eingespeist und die Informationen am Rücklauf über die Rückkoppiungsleitungen
49 und 51 gehindert werden.
Zur Übertragung der binären Daten zwischen den aufeinanderfolgenden Transistor-Teilernetzwerken ist
in der Stufe 37 eine Leitung 52 vorgesehen, die an der zugehörigen Taktpulsquelle über einen Transistor 5Γ
mit einer eigenen Vorspannung und einem hohen Widerstand und ein Transistornetzwerk angeschlossen
ist, das einen auf Signale ansprechenden Transistor 53 mit geringem Widerstand enthält Diese Leitung 52 liegt
an einem auf Signale ansprechenden Transistor 55 des nachfolgenden Transistor-Teilernetzwerkes.
Zum besseren Verständnis der Arbeitsweise des Schieberegisters sei zuerst die Stufe 37 betrachtet, während
die Daten im Lesezyklus gerade rückgespeist werden. Wenn ein Datensignal von hohem Niveau in der
Rückkopplungsleitung 49 erscheint, wird die Leitung 52 auf eine hohe Spannung geschaltet, deren Größe sich
der Spannung des Taktpulses Φι in der Gegenwart der
Taktpulse Φι und Φ2 annähert Hierdurch wird der
Transistor 55 vorgeladen, so daß sich das Potential der Leitung 52 des zweiten Transistor-Teilernetzwerkes
der Spannung des Taktpulses Φ3 annähert, während die Taktpulse Φ3 und Φ4 anschließend gemeinsam auftreten.
Wenn andererseits auf der Rückkopplungsleitung 49 ein Datensignal von tiefem Niveau empfangen
würde, wird die Leitung 52 nur an die Taktpulsquelle des Taktpulses Φι über den Transistor 51 mit dem hohen
Widerstand angeschlossen, und der Transistor 55 würde nicht auf ein Niveau vorgeladen, bei dem er während
der nachfolgenden Taktpulse Φ3 und Φ4 eingeschaltet werden könnte. Bei jedem Übergang von zwei
zusammenfallenden Taktpulsen zu den nächsten beiden werden somit binäre Daten zwischen aufeinanderfolgenden
Transistor-Teilernetzwerken und bei einem vollständigen Zyklus der Taktpulse durch eine gesamte
Stufe übertragen.
Wie aus den Auftragungen der Fig.5 hervorgeht,
beginnt ein vollständiger Lesezyklus mit einer Zugriffsphase, in der die binären Daten, die in den einzelnen
Speichertransistoren des adressierten Blockes gespeichert sind, in die entsprechenden Stufen des Schieberegisters
eingelesen werden. Während dieser Zugriffsphase schließt ein Einblendimpuls das Register an die
Matrix der Speicherzellen an; an den Transistoren des adressierten Blockes wird ein Treibimpuls Vww über
die Wortleitungen angelegt Alle diese adressierten SDeichertransistoren leiten bedingt in Abhängigkeit
vom Wert der gerade gespeicherten binären Daten. Somit wird von der gemeinsamen Quellenleitung in der
zugehörigen Matrix entweder eine Spannung von hohem Niveau oder von tiefem Niveau zu den Leitungen
39 und 43 des Registers übertragen, damit die zugehörigen Transistoren bedingt auf ein Potential vorgeladen
werden, das die gespeicherte Information anzeigt
Mit dem Ende der Zugriffsphase endet der Einblendimpuls
und trennt dabei das Register von der Matrix '- 10 der Speicherzellen ab. Von diesem Zeitpunkt ab werden
m sich wiederholende Folgen der Taktpulse Φι—Φα dem Register zugeleitet, damit die gespeicherten
Daten über eine Pufferschaltung 21 ausgelesen werden. Wie man der F i g. 4 entnimmt lassen die Daten
der oberen und unteren Gruppe der Stufen wahlweise Bezugsimpuise Vr nur während der Anwesenheit
der sich abwechselnden Taktpulse Φ2 und Φι, zur
Ausgabeklemme der Daten hindurchgehen.
Während die Daten gerade aus dem Register ausgelesen werden, werden sie außerdem rückgespeist Nach dem Auslesen des letzten Bit wird das Register nochmals während einer halben Taktpulsperiode geschaltet damit sein Zustand mit dem am Ende der Zugriffsphase übereinstimmt Wenn dies geschehen ist erscheint ein zweiter Einblendimpuls, um das Register mit der Matrix der Speicherzellen zu verbinden. Hierdurch werden die Quellenelektroden der einzelnen Speichertransistoren im adressierten Block Spannungen unterworfen, die gerade in den entsprechenden Registerstufen gespeichert werden, damit die im Register untergebrachte Information in den Speichertransistor rückgeschrieben werden kann, um das Löschen zu unterbinden, das normalerweise während des Lesezyklus eintreten könnte.
Während die Daten gerade aus dem Register ausgelesen werden, werden sie außerdem rückgespeist Nach dem Auslesen des letzten Bit wird das Register nochmals während einer halben Taktpulsperiode geschaltet damit sein Zustand mit dem am Ende der Zugriffsphase übereinstimmt Wenn dies geschehen ist erscheint ein zweiter Einblendimpuls, um das Register mit der Matrix der Speicherzellen zu verbinden. Hierdurch werden die Quellenelektroden der einzelnen Speichertransistoren im adressierten Block Spannungen unterworfen, die gerade in den entsprechenden Registerstufen gespeichert werden, damit die im Register untergebrachte Information in den Speichertransistor rückgeschrieben werden kann, um das Löschen zu unterbinden, das normalerweise während des Lesezyklus eintreten könnte.
In der Zeitspanne, in der die Informationen aus dem Schieberegister ausgelesen werden und es von der
Matrix der Speicherzellen isoliert wird, sind die Speichertransistoren
des adressierten Blockes einer unabhängigen Arbeitsfolge unterworfen, in der zur Vorbereitung
der Schreibphase die Speichertransistoren gelöscht werden. Nach dem Verfahren, das in der F i g. 6
angedeutet ist, können neue Informationen in eine adressierte Blockzeile der Matrix eingeschrieben werden.
Durch Anlegen eines Schreibbefehlssignals an die Lese'/Schreibsteuerung der Fig.4 wird ein Schreibzyklus
in Gang gesetzt, in dem der zweite Zweig der parallelen Eingabe-Netzwerke der Stufen 37 und 45
zum Empfang der Daten über eine Dateneingabeklemme vorbereitet wird, dabei werden diese Netzwerke
zugleich von den Rückkopplungsleitungen 49 und 51 isoliert.
Wie beim Lesezyklus werden nur 32 Verschiebungen im Schieberegister benötigt, um alle 64 Wörter der
neuen Daten seriell vollständig hindurchzuschieben, was auf den Multiplexbetrieb zurückzuführen ist Während
die neuen Daten gerade in das Schieberegister eingeschoben werden, sind die adressierten Speicherzellen
derjenigen Arbeitsfolge unterzogen, in der diese Speichertranistoren für den endgültigen Schreibabschnitt
des Schreibzyklus vorbereitet werden. Nachdem das letzte Bit in das Register des Blockes hineingeschoben
ist, erscheint ein Einblendimpuls, der alle Stufen
des Schieberegisters an die gemeinsame Quelle in der entsprechenden vertikalen Wortleitung anschließt, damit
die neuen Daten aus dem Schieberegister parallel in die Speichertransistoren des adressierten Blockes
eingeblendet werden können. Wie bereits erwähnt, werden die Speichertransistoren einer Arbeitsfolge in
der Zeitspanne unterworfen, in der die Matrix der Speicherzellen
isoliert ist und die Daten von den Taktpulsen durch das Register hindurchgeschleust werden.
Die Informationen werden in die Speichertransistoren eingeschrieben bzw. aus diesen ausgelesen, wobei
ein »Kanalabschirm-Verfahren« nach der USA-Patentschrift
Nr. 36 18 051 vom 2. November 1971 angewendet ist Dieses Verfahren sei nun an Hand der F i g. 1
und 3 unter Bezugnahme auf die Auftragungen über der Zeit gemäß den F i g. 5 und 6 erläutert.
Für einen Lesezyklus sei der Block 1 adressiert und die Umgebung des Speichertransistors 23 der Fig.3
betrachtet Während des letzten Abschnittes der Zugriffsphase wird die durch einen Taktpuls eingeblendete
Pufferspannung Vp negativ und treibt somit die Toreiektroden der Speicheriransistoren längs der
adressierten Blockleitung auf ein negatives Potential. Da sich die Spannung Vmsub der Unterlage zu diesem
Zeitpunkt auf dem Niveau 0 befindet, gelangt eine negative Spannung zwischen der Torelektrode und der
Unterlage zum Lesen zu den adressierten Speichertransistoren. Gleichzeitig wird eine Treibspannung
Vwld der Wortleitung an alle gemeinsamen Zugleitungen in der Matrix der Speicherzellen angelegt, so daß
die Zugelektrode 29 des Transistors 23 ins Negative getrieben wird und eine negative Spannung als Lesepotential
an der Torelektrode 25 erscheint Falls der Speichertransistor gerade ein Informationsbit speichert,
bei dem sein Leitungsschwellwert sich unterhalb des unteren Schwellwertes befindet, wird der Transistor
eingeschaltet, und die negative Quellenspannung wird zur Quellenelektrode 33 und von dort zur gemeinsamen
Quellenleitung übertragen. Da während der Zugriffsphase eine negative Einblendspannung vorhanden ist,
ist die gemeinsame Quelle an die entsprechende Leitung im Schieberegister angeschlossen, und die richtige
Registerstufe wird demgemäß eingestellt
Wenn andererseits der Speichertransistor 23 gerade ein von einem hohen Leitungsschwellwert dargestelltes
Informationsbit speichert, reicht die Spannung zwischen der Torelektrode und der Unterlage zur Herbeiführung
seines Leitungszustandes nicht aus, und der der Quellenelektrode 29 zugeleitete negative Impuls wird
nicht zur Quellenelektrode 33 übertragen, so daß die entsprechende Registerstufe unbeeinflußt bleibt Mit
dem Ende der Zugriffsphase endet der Einblendimpuls, wodurch die Matrix der Speicherzellen isoliert wird.
In diesem Zeitpunkt treten die Speichertransistoren des adressierten Blockes in die »Einstellphase« ein, in
der sie alle auf ihren negativen Schwellwert, also den hohen Schwellwert eingestellt werden. Die Anwendung
dieser Einstellphase ist insofern wünschenswert, als hierdurch alle adressierten Speichertransistoren auf ein
vorgegebenes Niveau gebracht werden, wodurch Schwankungen bei der Einstellung des Leitungsschwellwertes
ausgeschaltet werden, die das Ergebnis der vorausgehenden Arbeitszyklen sind. Nach der Einstellphase
treten die adressierten Transistoren in die »Loschphase« ein, in der sie auf den positiven Schwellwert,
also den unteren Schwellwert geschaltet werden.
Nach der Löschphase werden die adressierten Speichertransistoren
der bereits erwähnten »Kanalahschirmphase« unterzogen, in der eine negative Decodierspanming
Vwld für die Wortlehung allen gemeinsamen Zugleitungen der Matrix zugeführt wird, um
diese auf eine negative Spannung konstanter Größe zu bringen und die Zugelektroden der Speichertransistoren
längs der adressierten Blockzeile auf einem entsprechenden negativen Wert zu halten.
Schließlich werden die Informationen während der Rückschreibphase vom Schieberegister aus in die adressierten
Speichertransistoren rückgespeichert. Bei dem bekannten Kanalabschirm-Verfahren reicht die Zufuhr
ίο einer Spannung zwischen der Torelektrode und der
Unterlage zum Schreiben nicht aus, um den Leitungsschwellwert eines Speichertransistors zu verschieben,
da die negative Ladung an der Zugelektrode die gesamte Spannung von der Torelektrode fernhält Um
den Leitungsschwellwert zu verschieben, muß diese gespeicherte Ladung aufgebraucht werden.
Bei diesem Kanalabschirm-Verfahren erscheint ein Einblendimpuls während der Schreibphase, damit das
Schieberegister wieder an der Matrix der Speicherzellen
angeschlossen wird. Falls das Datenbit, das gerade in einer Stufe des Schieberegisters aufbewahrt
wird, durch eine ziemlich hohe Spannung dargestellt wird, werden die Zug- und Quellenleitungen für diese
spezielle Wortleitung entladen, damit der Leitungs-
schwellwert des in dieser Wortleitung adressierten Speichertransistors ins Negative, also auf das hohe
Niveau verschoben wird. Wenn umgekehrt das gerade in der speziellen Stufe des Schieberegisters gespeicherte
Datenbit von einer ziemlich niedrigen Spannung wiedergegeben wird, verbleibt der Leitungsschwellwert
des zugehörigen Speichertransistors im Positiven, also auf dem niedrigen Niveau.
Während des Schreibzyklus werden die adressierten Speichertransistoren der Arbeitsfolge gemäß der
Fig.6 unterworfen. Im Schreibzyklus wird natürlich
keine vorübergehende Zugriffsphase benötigt, und die während der Schreibphase in die adressierten Speichertransistoren
einzuschreibenden Informationen entsprechen den neuen Informationen, die während des
Schreibzyklus in das Schieberegister gebracht wurden. Die Vorteile einer Herabsetzung der Übertragungszeiten, die mit blockorientierten Hauptspeichern erzielbar
sind, können also durch einen Multiplexbetrieb der Schieberegister weiter vergrößert werden, die ihrerseits
zur Kostenverminderung und einer Senkung des Raumbedarfes beitragen, da integrierte Schaltungen
mit Feldeffekt-Transistoren verwendbar sind, die als Speichertransistoren mit einer isolierten Torelektrode
und einem veränderbaren Schwellwert arbeiten.
Zusammenfassend betrachtet, ist zuvor ein blockorientierter
Hauptspeicher zum Lesen und Schreiben erläutert, in dem als Speicherzellen Feldeffekt-Transistoren
mit veränderbarem Schwellwert und isolierter Torelektrode verwendet werden. Alle Speicherzellen
sind in Form einer Matrix aus horizontalen Blockzeilen und vertikalen Wortspalten auf einer gemeinsamen
Unterlage angeordnet Von einem Blockdecodierer wird eine Blockzeile für eine vorgegebene Operation
angewählt, bei der von einem als Serien-/Parallel- bzw.
«> Paranel-ZSerien-Umformer arbeitenden Schieberegister
alle Speichertransistoren des angewählten Blockes im Multiplexbetrieb ausgelesen oder eingeschrieben
werden, während sie gerade einer vierphasigen Arbeitsfolge unterliegen.
Claims (6)
1. Digitaler Matrixspeicher aus Feldeffekt-Transistoren,
deren Leitungsschwellwert durch die AnIegung einer Spannung der einen oder anderen
Polung auf ein hohes oder niedriges Niveau verschiebbar ist, und die in 2" Blöcken und m Wortspalten
auf einer gemeinsamen, an einer Spannungsquelle anschließbaren Unterlage angeordnet sind,
wobei den längs je einer von 2" Zeilen angeordneten Feldeffekt-Transistoren über ihre Torelektroden
und die ihnen gemeinsame Zeilenleitung eine der Adressierung und Steuerung dienende Spannung auf
einem der beiden Niveaus zuführbar ist, während die längs m Wortspalten angeordneten Feldeffekt-Transistoren
über ihre Zugelektroden und je eine von 2m Spaltenleitungen, sowie je einen von
2m Schalttransistoren an eine Spannungsquelle und über ihre Quellenelektroden und je eine weitere der
2m Spaltenleitungen, sowie je einen weiteren der 2m Schalttransistoren an m Stufen eines Schieberegisters
gleichzeitig anschließbar sind, dadurch
gekennzeichnet, daß das Schieberegister (19), das unter der Steuerung eines Taktgebers
(Φι— Φ*) in Abhängigkeit von der Richtung des
Datenflusses aus dem bzw. in den Matrixspeicher als Parallel-Serien- bzw. Serien-Parallel-Umsetzer arbeitet,
einen Rückkopplungsweg (49,51) zum seriellen Rücklauf der Daten vom Ausgang zum Eingang
enthält, und daß die m Stufen des Schieberegisters (19) in zwei zueinander parallelen Zweigen als Datenlaufbahnen
bei der seriellen Ein- bzw. Ausgabe angeordnet sind, auf denen die Daten unter der
Steuerung des Taktgebers (Φι—Φ*) paarweise verschiebbar
sind.
2. Matrixspeicher nach dem Anspruch 1, dadurch gekennzeichnet, daß die m Stufen des Schieberegisters
(19) derart in zwei Abschnitte aufgeteilt sind, daß die Stufen (45,47) des einen Abschnittes an den
Feldeffekt-Transistoren der ungeradzahligen Spalten (1 —63) und die Stufen (37,41) des anderen Abschnittes
an den Feldeffekt-Transistoren der geradzahligen Spalten (2—64) anschließbar sind.
3. Matrixspeicher nach dem Anspruch 2, dadurch gekennzeichnet, daß bei Anlegung eines Schreibsteuersignals
(R/W) an die ersten Stufen (37,45) der
beiden Abschnitte des Schieberegisters (19) die Daten von abwechselnden Taktsignalen (Φι, Φζ und
Φ% Φ4) des Taktgebers von einer Datenquelle aus abwechselnd
in den einen und anderen Abschnitt einspeisbar sind.
4. Matrixspeicher nach dem Anspruch 3, dadurch gekennzeichnet, daß an die letzten Stufen (41, 47)
der beiden Abschnitte des Schieberegisters (19) eine Ausgabe-Pufferschaltung (21) angeschlossen ist,
durch die die Daten unter der Steuerung der abwechselnden Taktsignale (Φ2 und Φ4) und der Mitwirkung
einer Bezugsspannung (Vr) abwechselnd vom einen und anderen Abschnitt zu einem Aus- b0
gabegerät übertragbar sind.
5. Matrixspeicher nach dem Anspruch 4, dadurch gekennzeichnet, daß der Rückkopplungsweg (49
bzw. 51) durch ein der jeweils ersten Stufe (37 bzw. 45) der parallelen Zweige zugeführt es invertiertes
Schreibsteuersignal (R/W) zur Herstellung eines
Datenkreislaufes einschaltbar ist
6. Matrixspeicher nach dem Anspruch 2, dadurch
gekennzeichnet, daß die einzelne Stufe m des Schieberegisters (19) zwei Transistor-Teilernetzwerke
aufweist, die abwechselnd durch je zwei Taktsignale (Φι, Φϊ und Φ3, Φ4) erregbar sind, deren Vorderflanken
zeitlich zusammenfallen.
Applications Claiming Priority (1)
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DE2531382B2 true DE2531382B2 (de) | 1978-11-30 |
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