DE2946633C2 - - Google Patents

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher gemäß den Oberbegriffen der unabhängigen Ansprüche 1 und 7.

Ein herkömmlicher Halbleiterspeicher, der N-MOSTs verwendet (vergleiche "Digest of 1977 IEEE International Solid-State Circuit Conference" S. 12/13), enthält zwei geteilte Speicheranordnungen, einen dazwischen angeordneten Spaltendecodierer und einen Zeilendecodierer für jede Speicheranordnung. Erste (Zeilen-) und zweite (Spalten-) interne Adreßsignale von einem gemeinsamen Adreßpuffer werden zeitsequentiell den Zeilen- und Spaltendecodierern zugeführt. Der Spaltendecodierer ist mit dem Adreßpuffer über signaltrennende MOSTs verbunden, die gesperrt bzw. durchgeschaltet werden, wenn die ersten und zweiten internen Adreßsignale dem Spaltendecodierer zugeführt werden. Wenn ein erstes externes Adreßsignal dem Adreßpuffer zugeführt wird, gibt das erste interne Adreßsignal entsprechend dem ersten externen Adreßsignal die Zeilendecodierer frei. Zu diesem Zeitpunkt werden die erwähnten signaltrennenden MOSTs in den Sperrzustand gebracht, weshalb das erste interne Adreßsignal dem Spaltendecodierer nicht zugeführt wird. Wenn der Adreßpuffer anschließend mit einem zweiten externen Adreßsignal versorgt wird, wird das zweite interne Adreßsignal von dem Adreßpuffer abgegeben. Zu diesem Zeitpunkt sind die signalabtrennenden MOSTs in den Durchschaltzustand versetzt, weshalb die Zeilen- und Spaltendecodierer durch das zweite interne Adreßsignal angesteuert werden. Zur Speicherung der Information oder des Inhalts des ersten Adreßsignals in den Zeilendecodierern sind weitere signaltrennende MOSTs an den Ausgangsseiten der Zeilendecodierer vorgesehen, wobei diese signaltrennenden MOSTs gesperrt werden, nachdem jeder Zeilendecodierer durch das erste interne Adreßsignal freigegeben worden ist. Daher gibt der Zeilendecodierer eine erste Adreßsignal-Information und der Zeilendecodierer eine zweite Adreßsignal-Information ab.

Diese übliche Speichervorrichtung mit einem solche Aufbau ist jedoch nicht vorzuziehen unter dem Gesichtspunkt eines Hochgeschwindigkeitsbetriebes, da die Zeilen- und Spaltendecodierer beide durch das zweite interne Adreßsignal angesteuert werden, wodurch die Lastkapazität des Adreßpuffers erhöht wird.

Weiter ist in einem Fall, bei dem (vergleiche US-PS 40 44 340) Spaltenleitungen aus Polysilicium bestehen und feingemustert sind zur Auswahl einer großen Anzahl von Speicherzellen der Widerstand jeder Spaltenleitung hoch. Zur Verringerung der Ausbreitungsgeschwindigkeit des Signals längs der Spaltenleitung ist es erwünscht, die Anzahl der Speicheranordnungen zu erhöhen. Jedoch müssen mit zunehmender Anzahl von Speicheranordnungen Spaltendecodierer an einer entsprechend großen Anzahl von Stellen vorgesehen werden. Wenn die in der vorstehenden Druckschrift erläuterte Technik vollkommen verwendet wird, ist eine neue Verdrahtung erforderlich, um das Ausgangssignal eines Adreßpuffers einer solchen Anzahl von Spaltendecodierern zuzuführen, wodurch der Integrationsgrad der Speichervorrichtung verringert wird.

Aus der DE-OS 27 34 361 ist eine Adressenwählschaltung für Halbleiterspeichereinrichtungen bekannt, wobei die Halbleiterspeichereinrichtung in Form einer Matrix von in Zeilen und Spalten angeordneten Speicherzellen ausgebildet ist. Die Adressenwählschaltung zum Treiben von Zeilen- und Spaltendecoderschaltungen, welche mit den Zeilen bzw. Spalten verbunden sind, weist eine Adressensignalsetzschaltung zum Empfangen eines Adresseneingangssignals zur Erzeugung von zwei gewählten unterschiedlichen Adressensetzsignalen an ihren Ausgangsknotenpunkten in Übereinstimmung mit dem Adresseneingangssignal, eine Zeilendecoder-Treiberschaltung sowie eine Spaltendecoder- Treiberschaltung auf. Wenn bei einem derartigen Halbleiterspeicher entsprechend dem Vorschlag in der Zeitschrift IEEE, die zuvor genannt wurde, eine Aufteilung in mehrere Speicherfelder erfolgt, wobei dann die vorgesehenen Reihen- und Spaltendecodierer zwischen diesen Speicherfeldern angeordnet wären, könnte dennoch nicht die Anzahl der peripheren Leitungsverbindungen verringert werden und es ergäbe sich auch keine bessere Ausnutzung des zur Aufbringung von Halbleiterspeicherzellen vorgesehenen Platzes auf dem Halbleitersubstrat.

Die DE-OS 27 34 361 beschreibt auch keine Schaltelemente, die die Verbindung zwischen Decodierern und Signalleitungen, auf denen die Adreßsignale angelegt werden, bewirken. Außerdem sind keine gemeinsamen Leitungen gemäß dem vorliegenden Gegenstand offenbart.

Aus dem "INTEL 1103 Handbook" von Intel Corporation, Santa Clara/California ist ein MOS-RAM-Speicherchip bekannt, das X-Adreßdecodierer und Y-Adreßdecodierer aufweist. Diese Decodierer sind jedoch nicht mit Elementen versehen, die den Eingang der Decodierer abtrennen. Bei dem auf das X-Adreßsignal ansprechenden Decodierer dient ein "chip-enable"-Signal CE und ein invertiertes Signal , zur Sperrung der Ausgangssignale des Decodierers, oder dazu, diese auf eine Wortleitung auszugeben. Wenn dieser Decodierer jedoch durch ein Signal P vorgeladen wird, nehmen die entsprechenden Elemente des Decodierers das X-Adreßsignal unabhängig vom Pegel des CE- oder -Signals auf. Damit kann die Last der gemeinsamen Signalleitung oder des Adreßgenerators nicht verringert werden. Beim Speicher 1103 von Intel wird lediglich das Ausgeben des Decodierer-Ausgangssignals verhindert, während der Decodierer selbst in jedem Fall auf die Adreßsignale anspricht.

Die DE-OS 21 52 296 beschreibt einen FET-Speicher-Mikrobaustein, bei dem ein Bit-Decodierelement zur Verringerung der Leitungslängen in die Mitte zwischen vier Speicherzellenfelder gelegt ist. Selbst wenn man dieses aus der DE-OS 21 52 296 bekannte Merkmal mit dem aus der DE-OS 27 34 361 bekannten kombinieren würde, wären dennoch 32 periphere Adreßleitungen (16 Leitungen für die X-Adreßsignale und 16 Leitungen für die Y-Adreßsignale) bei einem 64-K-Speicher nötig.

Aus der US-PS 41 10 840 ist ein RAM-Speicher bekannt, der Fühl-Schreibleiter, die mit jeder Speicherzelle in dem Speicher verbunden sind, aufweist. Jeder dieser Fühl-Schreibleiter ist ebenfalls mit einem Abschluß-MOSFET verbunden. Der aus der US-PS 41 10 840 bekannte RAM-Speicher ist jedoch weder in mehrere Speicherfelder unterteilt, noch sind die gemeinsamen Leitungen zwischen die Speicherfelder gelegt. Dadurch entsteht der Nachteil, daß bei erhöhter Speicherkapazität die parasitären Kapazitäten anwachsen, die Verlustleistung erhöht und die Arbeitsgeschwindigkeit verringert ist.

Es ist Aufgabe der Erfindung, einen integrierten Halbleiterspeicher der in den Oberbegriffen der Patentansprüche 1 und 7 angegebenen Art zu schaffen, bei dem durch Verringerung peripherer Leitungsverbindungen der vorhandene Platz des Halbleitersubstrats für das Aufbringen von Halbleiterspeicherzellen besser ausgenutzt werden kann und bei dem die parasitären Kapazitäten verringert und die Arbeitsgeschwindigkeit erhöht werden kann.

Nach der Erfindung wird diese Aufgabe mit den Merkmalen der Patentansprüche 1 und 7 gelöst.

Zweckmäßige Ausgestaltungen sind in den Unteransprüchen angegeben.

Gemäß der Erfindung wird eine Speichervorrichtung vorgesehen, die den Speicherzellen-Wählbetrieb mit hoher Geschwindigkeit selbst dann durchführen kann, wenn die Spaltenleitung, die Zeilenleitung und die gemeinsame Signalleitung 20 aus Polysilicium bzw. Aluminium bestehen und die Spaltenleitung größeren Widerstandswert pro Längeneinheit besitzt als die Zeilenleitung und die Signalleitung. Da weiter Speicherzellen in einer großen Anzahl von Speicheranordnungen durch Verwendung einer gemeinsamen Signalleitung gewählt werden, wird eine Speichervorrichtung hoher Integrationsdichte erreicht.

Ausführungsbeispiele der Erfindung werden anhand der Zeichnung näher erläutert. Es zeigen

Fig. 1 schematisch eine Darstellung eines vorgeschlagenen Ausführungsbeispiels eines integrierten Halbleiterspeichers, wobei auch dessen layout von oben gesehen dargestellt ist,

Fig. 2 ein ausführliches Schaltbild eines Hauptteils des Ausführungsbeispiels gemäß Fig. 1,

Fig. 3 zeitabhängig Steuersignale, die bei der Schaltung gemäß Fig. 2 verwendet werden.

Im folgenden wird eine vorgeschlagene Ausführung eines integrierten Halbleiterspeichers anhand Fig. 1 näher erläutert. In Fig. 1 sind Speicheranordnungen 2 A, 2 B, 2 C, 2 D, , , , und , die jeweils mehrere Speicherzellen enthalten, vorgesehen sowie Spaltenleitungen 4 A - 4 H und - , die jeweils aus Polysilicium bestehen, und Zeilenleitungen 6 A-6 Q und - , die jeweils aus Aluminium bestehen. Speicherstellen sind an Schnittstellen der Spaltenleitungen und Zeilenleitungen vorgesehen. Jedoch sind wie bei der Speichervorrichtung gemäß der erwähnten US-PS 40 44 340 nicht alle der Schnittstellen mit einer Speicherzelle versehen, vielmehr ist lediglich eine von zwei Schnittstellen zwischen einem Paar von Zeilenleitungen und einer Spaltenleitung mit einer Speicherzelle versehen. Die Spaltenleitungen 4 A - 4 D, 4 E - 4 H, - und - sind den Speicheranordnungen 2 A und 2 B, 2 C und 2 D, und bzw. und gemeinsam. Ein (nicht dargestellter) Vorverstärker ist zwischen einem Paar von benachbarten Zeilenleitungen vorgesehen, die mit gemeinsamen Datenleitungen 18 und oder gemeinsamen Datenleitungen 19 und verbunden sind. Ein Adreßpuffer 10 ist zuerst mit einer Hälfte (ein erstes externes Adreßsignal) eines externen Adreßsignals versorgt, so daß eine Verriegelungsschaltung 12 die entsprechende Hälfte (ein erstes internes Adreßsignal) eines internen Adreßsignals annimmt. Die erste Hälfte des externen Adreßsignals wird erstes externes Adreßsignal und die zweite Hälfte wird zweites externes Adreßsignal genannt. Das Ausgangssignal der Verriegelungsschaltung 12 wird über eine interne Adreßsignalleitung 20 allen Spaltendecodierern 16 A 16 B, und und Zeilendecodierern 14 A - 14 D zugeführt. Jeder der Spaltendecodierer 16 A, 16 B, ist zwischen einem Paar von Speicheranordnungen, die benachbart zueinander in Richtung der Spaltenleitungen sind, angeordnet, und jeder der Zeilendekodierer 14 A - 14 D ist zwischen einem Paar von Speicheranordnungen, die in Richtung der Zeilenleitungen benachbart zueinander sind, vorgesehen. Die interne Adreßsignalleitung 20 enthält einen ersten Signalleitungsteil 20 A, der sich parallel zu den Spaltenleitungen erstreckt, und zweite Signalleitungsteile 20 B und 20 C, die mit Punkten des ersten Signalleitungsteils 20 A verbunden sind und sich parallel zu den Zeilenleitungen erstrecken. Der erste Signalleitungsteil 20 A ist über den Zeilendecodierern 14 A - 14 D vorgesehen und ist mit jedem Zeilendecodierer an darüberliegenden Punkten verbunden. Die Verbindungspunkte sind nicht dargestellt. Die zweiten Signalleitungsteile 20 B und 20 C sind mit den Spaltendecodierern 16 A, und 16 B, über schaltende MOSTs Qc (vergleiche Fig. 2) verbunden. Der zweite Signalleitungsteil 20 B ist mit dem zweiten Signalleitungsteil A an einer Stelle verbunden, die vom Adreßpuffer 12 weiter entfernt ist, als der Verbindungspunkt des Zeilendecodierers 14 B und des ersten Signalleitungsteils 20 A, und näher ist, als der Verbindungspunkt des Zeilendekodierers 14 A und des ersten Signalleitungsteils 20 A. Das heißt, der zweite Signalleitungsteil 20 B ist mit dem ersten Signalleitungsteil 20 A an einer Stelle zwischen den obigen beiden Verbindungspunkten verbunden. In ähnlicher Weise ist der zweite Signalleitungsteil 20 C mit dem ersten Signalleitungsteil 20 A an einer Stelle verbunden, die weiter entfernt von dem Adreßpuffer 12 ist, als der Verbindungspunkt des Zeilendecodierers 14 C und des ersten Signalleitungsteils 20 A, und näher ist als der Verbindungspunkt des Zeilendecodierers 14 C und des ersten Signalleitungsteils 20 A bezüglich dem Adreßpuffer 12.

Fig. 2 zeigt ausführlich eine Schaltungsanordnung desjenigen Teils des Ausführungsbeispiels gemäß Fig. 1, der die Adreß- Verriegelungsschaltung 12, einen Teil des Spaltendecodierers 16 A bezüglich der Spaltenleitung 4 A und einen Teil des Zeilendecodierers 14 A bezüglich der Zeilenleitungen 6 A und 6 B enthält. Die verbleibenden Zeilen- und Spaltendecodierer besitzen den gleichen Schaltungsaufbau wie der Zeilendecodierer 14 A bzw. der Spaltendecodierer 16 A. Die bei diesem Ausführungsbeispiel verwendeten Transistoren sind alle N-MOSTs. Fig. 3 zeigt den Zeitverlauf der Steuersignale, die bei der Schaltungsanordnung gemäß Fig. 2 verwendet sind. Unter Bezug auf Fig. 2 und 3 wird das erste externe Adreßsignal, das aus Signalen A₀-A _n besteht, dem Adreßpuffer 10 über eine Leitung 8 zugeführt. Zu einem Zeitpunkt T₁ wird ein hohen Pegel einnehmendes Taktsignal Φ₆ dem Adreßpuffer 10 zugeführt, der seinerseits das erste interne Adreßsignal abgibt, das aus (n + 1) Signalpaaren (a₀, ), (a₁, ), . . . und (a _n , ) besteht. Die Signale a₀, a₁ . . . a _n besitzen entgegengesetzten Pegel (hoch oder niedrig) zu den Signalen , . . . . Zu diesem Zeitpunkt hat ein Verladesignal Φ₅, das der Verriegelungsschaltung 12 zugeführt ist, vom hohen Pegel zum niedrigen Pegel gewechselt. Da das Signal Φ₅ vor diesem Zeitpunkt auf hohem Pegel gehalten worden ist, ist ein Knotenpunkt 25 im Verriegelungsschaltungsteil 12 A auf hohes Potential (oder V Volt) über einen MOST Q₆ vorgeladen. Das Signal a₀ wird dem Gate eines MOST Q₅ zugeführt. Wenn das Signal a₀ auf hohem Pegel ist, nimmt der MOST Q₅ den Durchschaltzustand an, weshalb das Potential des Knotenpunkts 25 auf den niedrigen Pegel geändert wird. Als Folge davon wird ein MOST Q₃ gesperrt. Da das Signal a₀, das den hohen Pegel annimmt, auch dem Gate eines MOST Q₄ zugeführt wird, wird ein internes Adreßsignal a _Q ′, das den hohen Pegel einnimmt, von der Source des MOST Q₄ der Leitung 20 zugeführt. Andererseits sind, wenn das Signal a₀ auf dem niedrigen Pegel ist, die MOSTs Q₄ und Q₅ beide im Sperrzustand, weshalb das Potential des Knotenpunkts 25 auf dem hohen Pegel gehalten wird. Als Ergebnis ist das interne Adreßsignal a₀′ auf den niedrigen Pegel gebracht. Daher nimmt das Signal a₀′ den hohen oder niedrigen Pegel abhängig von dem hohen oder niedrigen Pegel des Signals a₀ an. Die restlichen MOSTs , und in dem Verriegelungsschaltungsteil 12 A führen den gleichen Betrieb wie die MOSTs Q₃, Q₄, Q₅ und Q₆ durch Umsetzen eines Signals in ein entsprechendes Signal . In ähnlicher Weise gibt die Verriegelungsschaltung 12 Signale a₁′, . . . a _n ′ und zu entsprechenden Signalen a₁, . . . a _n und ab. Die Verriegelungsschaltung 12 ist aus den weiter unten erläuterten Gründen vorgesehen. Die Signale a₁′, . . . a _n ′ und auf der Leitung 20 sind alle auf niedrigem Pegel gehalten vor dem Zeitpunkt T₁. Die interne Adreßsignalleitung 20 besteht aus Aluminium.

Der Betrieb des Spaltendecodierers 16 A wird im folgenden anhand eines Beispiels erläutert. Vor dem Zeitpunkt T₁, da ein Vorladungs- Signal Φ₃ auf dem hohen Pegel gehalten ist, ist das Gate eines MOST Q _XA auf hohes Potential über die MOSTs Q _XB und Q _XC vorgeladen, so daß der MOST Q _XA im Durchschaltzustand ist. Die Signale auf der Leitung 20, die auf dem niedrigen Pegel gehalten sind, werden den entsprechenden Gates der MOSTs Q _{X 0}, Q _{X 1} . . . und Q _Xn zugeführt, weshalb diese MOSTs in den Sperrzustand gebracht sind. Die Sources der MOSTs Q _X ₀-Q _Xn sind gemeinsam miteinander verbunden, wobei auch deren Drains ebenfalls gemeinsam verbunden sind. Der MOST Q _XB ist stets im Durchschaltzustand gehalten. Da ein Signal Φ₇, das der Drain des MOST Q _XA zugeführt wird, auf niedrigem Pegel gehalten ist, ist die Spaltenleitung 4 A auf niedrigen Pegel gebracht. Zum Zeitpunkt T₁ geht das Signal Φ₃ zum niedrigen Pegel über, weshalb der MOST Q _XC den Sperrzustand einnimmt. Die Verriegelungsschaltung 12 gibt die Signale a₀′, . . . a _n ′ und ab, von denen die eine Hälfte den hohen Pegel und die verbleibenden Signale den niedrigen Pegel einnehmen. Die Signale a₀′, a₁′ . . . a _n ′ werden über die MOSTs Q _C den jeweiligen MOSTs Q _Xn zugeführt. Wenn alle diese Signale a₀′-a _n ′ den niedrigen Pegel einnehmen, sind alle MOSTs Q _{X 0}-Q _Xn in dem Sperrzustand gehalten und ist das Gate des MOST Q _XA auf hohem Potential gehalten. Zu einem Zeitpunkt T₂ wird der Pegel des Signals Φ₇ hoch, so daß ein Signal hohen Pegels der Spaltenleitung 4 A zugeführt wird. Das heißt, die Spaltenleitung 4 A ist gewählt. Wenn zumindest eines der Signale a₀′-a _n ′ den hohen Pegel einnimmt, ist zumindest einer der MOSTs Q _{X 0}-Q _Xn durchgeschaltet, so daß das Gate des MOST Q _XA auf niedriges Potential entladen wird. Folglich wird die Spaltenleitung 4 A auf den niedrigen Pegel gehalten. Daher ist die Spaltenleitung 4 A gewählt bzw. nicht gewählt, abhängig von den Pegeln der Signale a₀′-a _n ′. Wenn die Spaltenleitung 4 A den gewählten Zustand einnimmt, wird ein in einer Speicherzelle MC gespeichertes Signal auf der Datenleitung (oder Zeilenleitung) 6 A ausgelesen. Eine weitere Spaltenleitung 4 C kann in ähnlicher Weise gewählt werden, so daß die Inhalte einer Pseudozelle DMC (dummy cell) auf der Datenleitung (oder Zeilenleitung) 6 B ausgelesen werden, die der Datenleitung 6 A benachbart ist. Die auf den Datenleitungen 6 A und 6 B ausgelesenen Signale werden in differentieller Weise mittels eines (nicht dargestellten) Vorverstärkers verstärkt. Zu einem Zeitpunkt T₃ wird das Signal Φ₁ auf den niedrigen Pegel gebracht, so daß jeder MOST Q _C gesperrt wird zur Abtrennung des Spaltendecodierers 16 von der Leitung 20. Als Ergebnis ist das erste interne Adreßsignal, das durch jeden MOST Q _C zugeführt worden ist, in dem Gate jedes der MOSTs Q _{X 0}- Q _Xn gespeichert und führt der Spaltendecodierer 16 A einen Decodierbetrieb auf die Grundlage des gespeicherten Adreßsignals durch. Daher bleibt das Potential auf der Spaltenleitung 4 A unverändert.

Während der obigen Betriebsperiode des Spaltendecodierers 16 A von T₁-T₄ ist der Zeilendecodierer 14 A gesperrt oder in einen Nichtbetriebszustand gebracht. Im einzelnen nimmt, da ein Signal Φ₂, das dem Gate eines MOST Q _GA zugeführt ist, auf dem niedrigen Pegel gehalten ist, der MOST Q _GA den Sperrzustand ein. Folglich sind MOSTs Q _{Y 0}-Q _Yn , die gemeinsam miteinander verbundene Sources und gemeinsam miteinander Drains haben, stets in den Sperrzustand gebracht, unabhängig von den Pegeln der Signale a₀′-a _n ′, die den Gates der MOST Q _{Y 0}-Q _Yn zugeführt sind. Daher steuert der MOST Q _GA den Sperrzustand des Zeilendecodierers 14 A in Zusammenwirken mit einem MOST Q _YD für das Vorladen. Andererseits sind, da ein Signal Φ₄ auf den hohen Pegel vor dem Zeitpunkt T₂ gebracht ist, die Gates der MOSTs Q _YE und Q _YF auf das hohe Potential (oder V Volt) vorgeladen über MOSTs Q _YC , Q _YA und Q _YG . In dieser Periode sind, da die Signale Φ₈ und Φ₉, die den Drains der MOSTs Q _YE bzw. Q _YF zugeführt sind, den hohen Pegel einnehmen, die Zeilenleitungen 6 A, , 6B und von den gemeinsamen Datenleitungen 18, 19 bzw. isoliert bzw. getrennt. Zu dem Zeitpunkt T₂, zu dem jeder Spaltendecodierer, wie beispielsweise der Spaltendecodierer 16 A, seinen Betrieb beendet hat, ist das Signal Φ₄ auf den niedrigen Pegel geändert, so daß die MOSTs Q _YC und Q _YD gesperrt sind.

Dann wird zu einem Zeitpunkt T₅ das Signal Φ₂ zum hohen Pegel geändert, so daß der MOST Q _GA durchgeschaltet wird zur Entladung des Knotenpunkts 26 auf Massepotential. Daher ist der Zeilendecodierer 14 A betriebsbereit oder bereit für seinen Freigabezustand.

Die Signale Φ₅, Φ₆ werden einmal in den hohen bzw. den niedrigen Pegel gebracht nach dem Zeitpunkt T₄ und dann in den niedrigen bzw. hohen Pegel zurückgebracht zu einem Zeitpunkt T₆.

Ein zweites externes Adreßsignal wird über die Leitung 8 dem Adreßpuffer 10 in einer Periode von den Zeitpunkten T₄-T₆ zugeführt und der Adreßpuffer 10 gibt zu dem Zeitpunkt T₆ ein zweites internes Adreßsignal entsprechend dem zweiten externen Adreßsignal ab. Anschließend wird das zweite interne Adreßsignal von der Verriegelungsschaltung 12 der Leitung 20 zugeführt. In dem Zeilendecodierer 14 A werden die Signale a₀′, a₁′, . . . a _n ′ auf der Leitung 20 jeweils den Gates der MOSTs Q _Y1, Q _Y2, . . . bzw. Q _Yn zugeführt. Wenn alle diese Signale den niedrigen Pegel einnehmen, sind die Gates der MOSTs Q _YE und Q _YF auf den hohen Pegel gebracht.

Als nächstes geht das Signal Φ₈ auf den hohen Pegel zu einem Zeitpunkt T₇ über. Folglich werden die MOSTs Q _YG und durchgeschaltet, so daß die Datenleitungen 6 A und 6 B jeweils mit den gemeinsamen Datenleitungen 18 bzw. verbunden sind. Zu diesem Zeitpunkt nimmt das Signal Φ₉ den niedrigen Pegel ein. Deshalb sind die MOSTs Q _YH und in den Sperrzustand gebracht und sind die Datenleitungen und weiter von den gemeinsamen Datenleitungen 19 und getrennt. Andererseits sind, für den Fall daß das Signal Φ₈ den niedrigen Zustand und das Signal Φ₉ den hohen Zustand einnimmt, die Datenleitungen und mit den gemeinsamen Datenleitungen 19 bzw. verbunden. Das heißt, irgendeines der Signale Φ₈ oder Φ₉ nimmt den hohen Pegel abhängig davon ein, welche Speicheranordnung 2 A oder ausgelesen wird.

In dem Fall, in dem zumindest eines der Signale a₀′, a₁′, . . . a _n ′ den hohen Pegel einnimmt, werden die Gates der MOSTs Q _YE und Q _YF entladen. Folglich werden diese MOSTs gesperrt, so daß die Datenleitungen 6 A, 6 B, und noch von den gemeinsamen Datenleitungen getrennt sind. Das heißt, der Decodierer 14 A ist im nichtgewählten Zustand. Daher ist der Betrieb des Decodierers 14 A zu dem Zeitpunkt T₇ beendet.

Als nächstes werden der Adreßpuffer 10 und die Verriegelungsschaltung 12 zu einem Zeitpunkt T₈ rückgesetzt und werden die Spalten- und Zeilendecodierer zu einem Zeitpunkt T₉ rückgesetzt. Folglich wird die in Fig. 2 dargestellte Schaltung in ihren ursprünglichen Zustand, der dem Zustand zum Zeitpunkt T₁ entspricht, zurückgebracht. Bei dem Rücksetzbetrieb zu einem Zeitpunkt T₉ entladen die MOSTs Q _D schnell die Hochpegelsignale, die von der Leitung 20 den Gates der MOSTs Q _{X 1}-Q _Xn zugeführt sind, auf Massepotential abhängig von dem Signal Φ₃, das zu dem Zeitpunkt T₉ den hohen Pegel einnimmt.

Es erfolgt nun eine Erläuterung der Wirkungsweise der Verriegelungsschaltung 12. Wenn der Zeilendecodierer 14 A betrieben oder freigegeben ist, ist der MOST Q _GA durchgeschaltet, so daß der Knotenpunkt 26 von dem hohen Pegel auf den niedrigen Pegel entladen wird. Wenn weiter der Decodierer 14 A den nichtgewählten Zustand einnimmt, wird der Knotenpunkt 27 von dem hohen Pegel auf den niedrigen Pegel entladen. Diese Potentialänderungen werden kapazitiv mit dem internen Adreßsignal auf der Leitung 20 gekoppelt über die Überlappungskapazitäten zwischen Gate und Source und zwischen Gate und Drain jedes der MOSTs Q _{Y 0}-Q _Yn und über die schwimmenden oder erdfreien Kapazitäten zwischen den Knotenpunkten 26, 27 und den Signalleitungen 20. Als Ergebnis wird ein Unterschwung (Überschwingen in negative Richtung) in dem internen Adreßsignal auf der Leitung 20 erzeugt, das den niedrigen Pegel einnimmt. Aufgrund dieses Unterschwungs wird der MOST Q _C , der in dem Sperrzustand gehalten worden ist, durchgeschaltet. Das in den Gate der MOSTs Q _{X 0}-Q _Xn des Spaltendecodierers 16 A gespeicherte interne Adreßsignal auf hohem Pegel wird auf den niedrigen Pegel entladen aufgrund des Sperrens des MOST Q _C . Diese Potentialänderung der Gates der MOSTs Q _{X 0}-Q _Xn verringert die Gatespannung des MOST Q _XA aufgrund kapazitiver Kopplung zwischen den Gates und Drains der MOSTs Q _{X 0}-Q _Xn , so daß der MOST Q _XA gesperrt wird. Als Folge wird die Spaltenleitung 4 A in den erdfreien Zustand gebracht. Bei der Schaltungsanordnung, bei der die Verriegelungsschaltung 12 an der Ausgangsseite des Adreßpuffers 10 vorgesehen ist, wird der erwähnte Unterschwung jedoch verhindert durch die Wirkung der MOSTs Q₃ und , so daß das erwähnte Problem beseitigt werden kann.

Beim Betrieb der Schaltung gemäß Fig. 2 ist die Lastkapazität der Verriegelungsschaltung 12 gering, so daß die Verriegelungsschaltung 12 die Signalleitung 20 mit hoher Geschwindigkeit treiben oder ansteuern kann. Insbesondere sind, wenn der Spaltendecodierer 16 A freigegeben wird, die Source und Drain jedes MOSTs Q _{Y 0}-Q _Yn auf die gleiche Spannung vorgeladen. Folglich entspricht die Gatekapazität jedes dieser MOSTs im wesentlichen Null. Weiter kann, da die Signalleitung 20 aus Aluminium besteht, die Lastkapazität aufgrund der Signalleitung 20 gering gemacht werden. Folglich wird, wenn der Spaltendecodierer 16 A freigegeben wird, die Lastkapazität der Verriegelungsschaltung 12 leicht durch den Zeilendecodierer 14 A und die Signalleitung 20 beeinflußt. Weiter ist, wenn der Zeilendecodierer 14 A freigegeben ist, der Spaltendecodierer 16 A von der Signalleitung 20 mittels der MOSTs Q _C abgetrennt. Folglich wird die Lastenkapazität der Verriegelungsschaltung 12 nicht durch die Gatekapazität jedes der MOSTs Q _{X 0}-Q _Xn beeinflußt, die in dem Spaltendecodierer 16 A enthalten sind.

Claims (7)

1. Integrierter Halbleiterspeicher mit mehreren, jeweils an den Kreuzungspunkten von Zeilen- und Spaltenleitungen angeordneten Speicherzellen, einem Zeilen- und einem Spaltendecodierer zur Auswahl von jeweils einer Zeilen- bzw. Spaltenleitung, einem Adressier-Signalgenerator, der ein erstes und darauffolgend ein zweites Adressiersignal erzeugt, und mit einer gemeinsamen Signalleitung, über die entweder das erste oder das zweite Adressiersignal entweder dem Zeilen- oder dem Spaltendecodierer zugeführt wird, dadurch gekennzeichnet, daß

• - entweder der Zeilen- oder der Spaltendecodierer (14, 16) direkt mit der gemeinsamen Signalleitung (20) verbunden ist,
• - der eine Decodierer ein Sperrelement (Q _GA ) aufweist, das entweder auf das erste oder das zweite Adressiersignal anspricht und den einen Decodierer aktiviert und den anderen Decodierer während einer Zeitdauer, in der das andere Adreßsignal auf die gemeinsame Signalleitung gegeben wird, sperrt, und daß
• - der andere Decodierer mit der gemeinsamen Signalleitung (20) durch ein Schaltelement (Q _C ) verbunden ist, das während einer Zeitdauer, in der das eine Adressiersignal auf der gemeinsamen Signalleitung (20) liegt, geöffnet wird, wobei durch das Schaltelement (Q _C ) nur das andere Adressiersignal dem anderen Decoder zugeführt wird.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Spaltendecodierer (16) mit Hilfe des Schaltelements (Q _C ) mit der gemeinsamen Signalleitung verbunden wird und der Zellendecodierer (14) das Sperrelement (Q _GA ) aufweist.

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der Spaltendecodierer (16) durch das erste Adressiersignal und der Zeilendecodierer (14) durch das zweite Adressiersignal angesteuert wird.

4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß nach der Adressierung des Spaltendecodierers (16) durch das erste Adressiersignal dieses bis zum Ende des zweiten Adressiersignals für den Zeilendecodierer (14) erhalten bleibt.

5. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der Spaltendecodierer (16 A) zwischen mehreren Speicherzellenfeldern (2 A, 2 B) angeordnet ist.

6. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß mehrere Spaltendecodierer (16 A, 16 B) für mehrere Speicherzellenfelder (2 A, 2 B, 2 C, 2 D) vorhanden sind, wobei diese Spaltendecodierer jeweils an mehreren Stellen mit der gemeinsamen Signalleitung (20) mittels der Schaltelemente (Q _C ) verbunden sind.

7. Integrierter Halbleiterspeicher mit einem Speicherfeld aus matrixförmig in Reihen und Spalten angeordneten Speichersubmatrizen (2 A, 2 B, 2 C, 2 D, , , , ), mehreren Zeilenleitungen (6 A - 6 D, . . . 6 M - 6 Q, - , . . . - ), die jeweils in Gruppen (z. B. 6 A - 6 D) den einzelnen Speichersubmatrizen zugeordnet sind, mehreren Spaltenleitungen (4 A - 4 D, - ), die ebenfalls in Gruppen (z. B. 4 A - 4 D) den in einer Spalte angeordneten Speichersubmatrizen (z. B. 2 A - 2 D) zugeordnet sind, wobei jede Speichersubmatrix mindestens eine Speicherzelle (MC) aufweist, die an einem Schnittpunkt einer dieser Speichersubmatrix zugeordneten Zeilenleitung mit einer derselben Speichersubmatrix zugeordneten Spaltenleitung angeordnet ist, mehreren Datenbusleitungspaaren (18, und 19, ) jeweils gemeinsam für mindestens zwei Zeilenleitungen, mehreren ersten Schaltelementen (QyG, ; QyH, ) zur Verbindung von Zeilenleitungen mit den ihnen zugeordneten Datenbusleitungspaaren, und Spaltendecodierern (16 A, ; 16 B, ) und Zeilendecodierern (14 A - 14 D), die jeweils zumindest eine der Zeilenleitungen und der Spaltenleitungen mittels über Adreßleitungen (20) zugeführter Adressiersignale (a₀′, . . . a _n ′, ) auswählen, dadurch gekennzeichnet, daß mindestens vier der Speichersubmatrizen (z. B. 2 A, 2 B, , ) in zwei Gruppen aus jeweils mindestens zwei Speichersubmatrizen (2 A, 2 B; , ) eingeteilt sind, wobei zwischen den Gruppen die Datenbusleitungspaare (18, und 19, ) eingefügt sind, die Datenbusleitungspaare (18, und 19, ) jeweils auch solchen einander adressenmäßig zugeordneten Zeilenleitungen (6 A, 6 E, . . . und , , . . .) gemeinsam sind, die zu verschiedenen Speichersubmatrizen (2 A, 2 B, . . . und , , . . .) derselben Gruppe gehören, und mehrere zweite Schaltelemente (QyE, QyF, . . .) zur Steuerung der ersten Schaltelemente (QyG, ) so vorgesehen sind, daß sie mindestens zwei der ersten Schaltelemente (z. B. QyG und ) zum Verbinden der Zeilenleitungen mit den ihnen zugeordneten Datenbusleitungspaaren unter Verwendung desselben Schaltsignals gemeinsam steuern können.