DE69026673T2

DE69026673T2 - Bitzeile-Segmentierung in einer logischen Speicheranordnung

Info

Publication number: DE69026673T2
Application number: DE69026673T
Authority: DE
Inventors: Debra J Dolby; John F Schreck
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1989-09-05
Filing date: 1990-08-02
Publication date: 1996-09-19
Anticipated expiration: 2010-08-03
Also published as: EP0422347A3; EP0422347A2; JPH03171495A; KR910006996A; US5023837A; EP0422347B1; KR0179361B1; DE69026673D1

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft die Segnentierung von Bitleitungen in als integrierte Schaltung ausgeführten logischen Speichermatrizen.
Die Zugriffsgeschwindigkeit auf Information, welche in nichtflüchtigen Speichermatrizen enthalten ist, hängt stark von der Kapazität der Bitleitungen und der Wortleitungen ab. Diese Kapazitäten sind eine Funktion von Auswahlmöglichkeiten, welche die Längen der Bitleitungen und der Wortleitungen, den Abstand, die Leitungsgröße und das Seitenverhältnis, sowie die Prozessparameter enthalten. Im allgemeinen sind kleine Kapazitäten für eine schnelle Zugriffszeit während des Betriebs der Speichermatrizen erforderlich. Die herkömmlichen Segmentierung mit einer getrennten Treiberschaltungsanordnung für jede segmentierte Wortleitung und für jede segmentierte Bitleitung ist allgemein nicht zulässig, da das Verfahren zum Reduzieren der Zugriffszeitverzögerung eine nicht akzeptierbare Vergrößerung der Treiberschaltungsfläche auf den Chips mit der integrierten Schaltung erfordert.
Matrizen mit virtueller Masse, wie z.B. die des US-Patents Nr. 4,281,397, das am 28. Juli 1981 erteilt wurde und Texas Instruments Inc. gehört, ermöglichen eine sehr effiziente Nutzung des Raumes für die Speicherzellen. Wenn die Größe jeder Floating-Gate-Speicherzelle abnimmt, und wenn die Anzahl von Speicherelementen in jeder Zeile und jeder Spalte ansteigt, bleiben die Längen der Wortleitungen und der Bitleitungen im allgemeinen die gleichen. Deshalb bleiben die Kapazität und die Zugriffszeitverzögerung, die zu diesen Bitleitungen und Wortleitungen gehören, ebenfalls annähernd dieselben. Wenn jedoch die Anzahl von Zellen ansteigt, gibt es eine Notwendigkeit einer kleineren Zugriffszeitverzögerung beim Auslesen der erhöhten Informationsmenge, welche in den dichten Speichermatrizen enthalten ist.
Dementsprechend gibt es eine Notwendigkeit einer Schaltungsanordnung, die eine schnelle Zugriffszeit während des Betriebs von Speicherschaltungsmatrizen mit virtueller Masse ermöglicht, wobei gleichzeitig der Anstieg im Platzbedarf für die Treiberschaltungsanordnung auf diesen Matrizen minimal ist.

Zusammenfassung der Erfindung

Die Schaltungsanordnung der vorliegenden Erfindung enthält die Segmentierung von Bitleitungen zur Verbindung mit der Bitleitungs-Dekodierschaltungsanordnung, wobei gleichzeitig die Wortleitungen der verschiedenen Segmente zur Verbindung mit der Wortleitungs-Dekodierschaltungsanordnung kombiniert sind.
Die Segmentierung und Dekodierungsverbindung, welche hier beschrieben und beansprucht werden, ermöglicht eine schnellere Betriebsgeschwindigkeit mit minimalem oder überhaupt keinem Flächennachteil. Der Flächennachteil wird durch Ansteuern gemeinsamer Wortleitungen in jedem der Segmente vermieden, was effektiv den Wortleitungsabstand am Wortleitungsdekodierer erhöht, während gleichzeitig die erforderliche Anzahl von Wortleitungs-Dekodierungen erniedrigt wird. Die Segmentierung ermöglicht ebenfalls eine Anordnung der Dekodierschaltung abseits der Signal- und Routing-Dekodierausgänge.

Kurze Beschreibung der Zeichnung

Die neuen Merkmale der vorliegenden Erfindung sind in den angehängten Patentansprüchen aufgeführt. Die Erfindung, ihre Merkmale und ihre Vorteile werden nachstehend in Zusammenhang mit der folgenden Zeichnung beschrieben:
Figur 1 zeigt teilweise in Blockform einen Stromlaufplan einer Speichermatrix mit virtueller Masse nach dem Stand der Technik.
Figur 2 zeigt teilweise in Blockform einen Stromlaufplan von elektrischen Verbindungen als Beispiel segmentierter Bitleitungen und segmentierter Leitungen mit virtueller Masse gemäß einer Ausführungsform der vorliegenden Erfindung.
Figur 3 zeigt teilweise in Blockform einen Stromlaufplan einer alternativen Verbindung für die Spaltenleitungen mit virtueller Masse von Figur 2.

Detaillierte Beschreibung der spezifischen Ausführungsform

Mit Bezug auf Figur 1 ist in schematischer Form eine Speichermatriz mit virtueller Masse nach dem Stand der Technik dargestellt, die der im US-Patent Nr. 4,281,397 ähnlich ist. Masse-Spaltenleitungen oder Leitungen mit virtueller Masse 10 und Ausgangs-Spaltenleitungen oder Bitleitungen 11 sind in nicht-segmentierter Form mit ersten und zweiten Elektroden oder Source-Anschlüssen und Drain-Anschlüssen 12 und 13 von Floating-Gate-Speicherzellen C verbunden. Matrizen mit virtueller Masse weisen typischerweise eine Differenz von 1 zwischen der Anzahl von Ausgangs-Spaltenleitungen 11 und der Anzahl von Leitungen 10 mit virtueller Masse auf. Die Wortleitungen 14 sind mit Steuerelektroden oder Steuergate-Anschlüssen 15 der Floating-Gate-Speicherzellen 00-77 verbunden. Eine Megabit-Matrix kann vielleicht 1024 Zeilen und 1024 Spalten mit Speicherzellen C haben.
Jede Ausgangs-Spaltenleitung 11 der Schaltung nach dem Stand der Technik von Figur 1 ist an einem Ende über einen ersten logischen Schalter, der als ein Durchlaßgate-Transistor 16 gezeigt ist, mit einer oder mehreren Eingangs/Ausgangs-Schaltungen I/O verbunden, welche Leseverstärker und weitere Schaltungsanordnungen zum Programmieren und Auslesen der Speicherzellen C enthalten. Jede Masse-Spaltenleitung 10 ist an einem Ende mit einer Potentialquelle Vdd und am anderen Ende über einen zweiten logischen Schalter, der als ein Durchlaßgate-Transistor 17 gezeigt ist, mit einer Referenzpotentialguelle Vss, welche als die Schaltungsmasse gezeigt ist, verbunden. Die Potentialquelle Vdd kann einen Widerstand oder einen als Diode verbundenen Transistor in Serie mit einer Spannungsquelle enthalten. Jedes Gate der ersten Durchlaßgate-Transistoren 16 ist mit einem getrennten Ausgang der Spaltendekodierschaltung 18 verbunden. Jedes Gate der zweiten Durchlaßgate-Transistoren 17 ist auch mit einem Ausgang einer Spaltendekodierschaltung 18 verbunden. Die Schaltungselemente der Spaltendekodierschaltung 18 können selbstverständlich über die Matrix verteilt sein, um die für die Leiter erforderliche Chipfläche zu minimieren.
Jede Wortleitung 14 der Schaltung nach dem Stand der Technik von Figur 1 ist eigenständig mit einem Ausgang der Zeilendekodierschaltung 19 verbunden. Die Schaltungselemente der Zeilendekodierschaltung 19 können ebenfalls über die Matrix verteilt sein, um die für die Leiter erforderliche Chipfläche zu minimieren.
Mit Bezug auf Figur 2 sind in Übereinstimmung mit der vorhegenden Erfindung Masse-Spaltenleitungen 10 und Ausgangs-Spaltenleitungen 11 segmentiert und mit den Source- und Drain- Elektroden segmentierter Spalten mit Speicherzellen in jedem verschiedener Module M verbunden. Beispielsweise wurde eine Megabit-Matrix mit 8 Zeilen und 2 Spalten aus Modulen M entworfen, wobei jeder Modul M 128 Zeilen und 512 Spalten solcher Speicherzellen aufweist. Die segmentierten Spaltenleitungen 11 von Figur 2 haben eine geringere Kapazität als die Kapazität der längeren Spaltenleitungen des Standes der Technik von Figur 1, wobei angenommen ist, daß derselbe Fabrikationstyp benutzt wird und daß die gleiche Gesamtanzahl an Speicherzellen in der Matrix mit der gleichen Größe benutzt wird. Dementsprechend ist die Zugriffszeit auf jede Speicherzelle verbessert. Jeder Modul M weist typischerweise eine Differenz von 1 zwischen der Anzahl segmentierter Ausgangs- Spaltenleitungen 11 und der Anzahl segmentierter Masse-Spaltenleitungen 10 auf. Jede segmentierte Ausgangs-Spaltenleitung 11 ist an einem Ende über einem ersten Durchlaßgate- Transistor 16 mit einer oder mehreren Eingangs/Ausgangs- Schaltungen I/O verbunden. Jede segmentierte Masse-Spaltenleitung 10 ist an einem Ende mit einer Spannungsversorgungsquelle Vdd und am anderen Ende über einen zweiten Durchlaßgate-Transistor 17 mit einer Referenzpotentialquelle Vss, welche als die Schaltungsmasse gezeigt ist, verbunden. Jeder der Gate-Anschlüsse der ersten Durchlaßgate-Transistoren 16 ist mit einem getrennten Ausgang der Spaltendekodierschaltung 18 verbunden. Jeder der Gate-Anschlüsse der zweiten Durchlaßgate-Transistoren 17 ist auch mit einem Ausgang der Spaltendekodierschaltung 18 verbunden.
Jede Wortleitung 14 eines Moduls M von Figur 2 ist elektrisch mit einer Wortleitung 14 jedes der weiteren Module M verbunden. Jeder Satz von serien- und parallel-verbundenen Wortleitungen 14 ist mit einem getrennten Ausgang der Zeilendekodierschaltung 19 verbunden, was weniger Ebenen an Dekodierungsschaltungsanordnung im Vergleich mit der Zeilendekodierschaltung 19 von Figur 1 benötigt, da eine geringere Anzahl von Ausgangssignalen erfordlich ist. Obwohl die Wortleitungen 14 der Module M, die von der ausgewählten Wortleitung 14 des ausgewählten Moduls M verschieden sind, während des Betriebs mit Spannnung versorgt werden, ermöglichen die segmentierten Masse-Spaltenleitungen 10 und die segmentierten Ausgangs- Spaltenleitungen 11, daß der Betrieb auf die ausgewählte Zelle begrenzt ist, wie folgend erklärt wird.
Unter der Annahme derselben Anzahl von Speicherzellen C in Figur 1 und Figur 2 mit derselben Anzahl äquivalenter unsegmentierter Zeilen und Spalten ist die Anzahl von Ausgängen der Spaltendekodierschaltung 18 von Figur 2 größer als die Anzahl von Ausgängen der Spaltendekodierschaltung 18 von Figur 1, da die Anzahl an zweiten Durchlaßgate-Transistoren 17 und ersten Durchlaßgate-Transistoren 16 erhöht ist. Jedoch ist unter der gleichen Annahme die Anzahl von Ausgängen der Zeilendekodierschaltung 19 von Figur 2 geringer als die Anzahl von Ausgängen der Zeilendekodierschaltung 19 von Figur 1, da die Anzahl an Verbindungen der Wortleitung 14 erniedrigt ist. Falls beispielsweise die Module M von Figur 2 so gebildet sind, daß die Wortleitungen 14 von der Matrix von Figur 1 in acht gleiche Gruppen geteilt sind, dann ist die Anzahl der erforderlichen Dekodiersignale für die Wortleitung 14, die von der Zeilendekodierschaltung 19 geliefert werden, durch einen Faktor 8 im Vergleich mit der in Figur 1 erforderlichen Anzahl geteilt. Zur selben Zeit jedoch ist die Anzahl von segmentierten Masse-Spaltenleitungen 10 und von segmentierten Ausgangs-Spaltenleitungen 11 mit einem Faktor von vielleicht etwas mehr als acht im Vergleich zur in Figur 1 erforderlichen Anzahl multipliziert, was erfordert, daß die Anzahl von Signalen von der Spaltendekodierschaltung 18 mit diesem Faktor multipliziert wird. (Falls eine Konfiguration mit virtueller Masse benutzt wird, ist die Anzahl etwas größer als acht, da jedes Modul M eine gerade Anzahl von segmentierten Ausgangs-Spaltenleitungen 11 und eine ungerade Anzahl von segmentierten Masse-Spaltenleitungen 10 haben kann.) Deshalb erfordert die Spaltendekodierschaltung 18 von Figur 2 zusätzliche Logikschaltungsebenen im Vergleich zur Spaltendekodierschaltung 18 von Figur 1. Jedoch erfordert die Zeilendekodierschaltung 19 von Figur 2 weniger Logikschal-tungsebenen im Vergleich zur Zeilendekodierschaltung 19 von Figur 1, was in einer geringen Gesamtänderung an erforderlichem Treiberschaltungsraum resultiert, wobei die Geschwindigkeit der nicht-flüchtigen Speichermatrix von Figur 2 gegenüber der Geschwindigkeit der nicht-flüchtigen Speichermatrix von Figur 1 verbessert ist.
Mit Bezug auf Figur 3 können die ersten Durchlaßgate-Transistoren 16 jedes Moduls M mit einer oder mehreren Eingangs/Ausgangs-Schaltungen I/O über dritte logische Schalter, welche als Durchlaßgate-Transistoren 20 gezeigt sind, verbunden sein. In ähnlicher Weise können die zweiten Durchlaßgate- Transistoren 17 jedes Moduls M mit einer Referenzspannungsquelle Vss über vierte logische Schalter, welche als Durchlaßgate-Transistoren 21 gezeigt sind, verbunden sein. Die ersten und dritten logischen Schalter 16 und 20 können kombiniert werden und können bei der Dekodierschaltungsanordnung angeordnet sein, wie es auch bei den zweiten und vierten logischen Schalter 17 und 21 der Fall sein kann. Die Spalten der verschiedenen Module können parallel verbunden sein oder können parallel betrieben werden. Die Spaltendekodierschaltung 18 von Figur 2 erfordert die gleichen Dekodiersignalpegel wie die Spalten-dekodierschaltung 18 von Figur 2. Die Gate-Anschlüsse der dritten Durchlaßgate-Transistoren 20 und der vierten Durchlaßgate-Transistoren 21 sind mit den Ausgängen der Spaltendekodierschaltung 18 verbunden, welche den selben Grad an Komplexität wie die Spaltendekodierschaltung 18 von Figur 2 haben muß.
Die Benutzung der dritten Durchlaßgate-Transistoren 20 oder vierten Durchlaßgate-Transistoren 21 zum Auswählen der Module ist wegen der Reduktion an parasitärer Last im Vergleich mit der Last, wenn alle Ausgänge der zweiten Durchlaßgate-Transisotren 17 oder ersten Durchlaßgate-Transistoren 16 an einem gemeinsamen Knoten sind, wie in Figur 2 gezeigt, vorteilhaft.
Die Leitungen 10 mit virtueller Masse brauchen nicht an jeder Leitung, wie in den Figuren gezeigt, dekodiert zu werden. Anstatt dessen können die Leitungen 10 mit virtueller Masse an dekodierte Leitungen, welche an einem anderen Ort dekodiert werden, durchgelassen werden, um dadurch das Raumerfordernis für die Dekodierschaltungsanordnung mit virtueller Masse des Dekodierers 18 zu reduzieren und die Anzahl an Transistoren, welche innerhalb der Matrixgrenze in Serie angeordnet sind, zu reduzieren. Dies ist für EPROMs wichtig, da die Pfade in der Matrix große Ströme zum Programmieren leiten müssen. Die Serientransistoren, die aus der Matrixgrenze herausgeholt sind, können in einem weniger beschränkten Bereich angeordnet sein, wo die größere Größe nicht den Abstand zwischen Zellen beeinflussen wird. Die Bitleitungen 11 und die Leitungen 10 mit virtueller Masse können in den Auslese- und Programmier- Modi verschiedene Funktionen haben. Beispielsweise können die Bitleitungen 11 an Masse gelegt werden, wenn sie im Programmiermodus ausgewählt sind, und können mit dem Leseverstärker verbunden werden, wenn sie in dem Auslese-Modus ausgewählt sind. Zur selben Zeit können die Leitungen 10 mit virtueller Masse an eine hohe Spannung gelegt werden, wenn sie im Programmier-Modus ausgewählt sind, und sie können an Masse gelegt werden, wenn sie im Auslese-Modus ausgewählt sind.
Die Schaltung nach der vorliegenden Erfindung kann für Speichermatrizen ohne virtuelle Masse, bei denen die Dekodierschaltungsanordnung für die Leitungen 10 mit virtueller Masse nicht benötigt ist, benutzt werden. Wo Leitungen 10 mit virtueller Masse benutzt werden, können die Leitungen 10 mit virtueller Masse nicht, wie in Figuren 2 und 3 gezeigt, segmentiert sein, während die Bitleitungen 11 segmentiert bleiben. Die Leitungen 10 mit virtueller Masse mit hoher Kapazität sind kein Problem, da sie leicht angesteuert werden können. Fläche würde durch Eliminieren der Notwendigkeit von Durchlaßgate-Transistoren zwischen jedem Modul für die Leitungen 10 mit virtueller Masse gespart werden. Jedoch kann eine Eliminierung der segmentierten Leitungen 10 mit virtueller Masse störende Resultate während des elektrischen Programmierens verursachen.
Obwohl die vorliegende Erfindung bezüglich einer veranschaulichenden Ausführungsform beschrieben worden sind, soll die Beschreibung nicht in einem beschränkenden Sinne aufgefaßt werden. Bei Bezugnahme auf diese Beschreibung werden verschiedene Modifikationen der veranschaulichenden Ausführungsform sowie weitere Ausführungsformen der Erfindung den Fachleuten klar erscheinen. Es ist beabsichtigt, daß die angehängten Patentansprüche jeglicher solcher Modifikationen oder Ausführungsformen abdecken, welche innerhalb des Schutzumfangs der Erfindung liegen.

Claims

1. Nichtflüchtige Speichermatrix, enthaltend:

mehrere Modulzeilen (M), wobei jeder Modul (M) mehrere Zeilen aus Speicherzellen und mehrere Spalten aus Speicherzeilen aufweist, wobei jede Speicherzelle eine Steuerelektrode und einen Strompfad zwischen ersten und zweiten Elektroden hat;

mehrere Zeilenleitungen (14) in jedem Modul (M), wobei jede Zeilenleitung (14) in einer betreffenden Zeile aus Speicherzellen mit den Steuerelektroden jeder Speicherzelle verbunden ist,

mehrere Masse-Spaltenleitungen (10) und segmentierte Ausgangs-Spaltenleitungen (11), wobei jede der ersten Elektroden der Speicherzellen mit der Masse-Spaltenleitung (10), jede der zweiten Elektroden der Speicherzellen mit einer segmentierten Ausgangs-Spaltenleitung (11), jede segmentierte Ausgangs-Spaltenleitung (11) mit einer Eingangs/Ausgangs- Schaltungs-Leitung über einen ersten logischen Schalter (16) verbunden ist, wobei jeder Modul entsprechende Ausgangs- Spaltenleitungssegmente aufweist,

ein Zeilendecodiermittel (19) zum Auswählen der und zum Zugreifen auf die Spaltenleitungen (14),

ein Spaltendecodiermittel (18) zum Auswählen und Aktivieren der segmentierten Ausgangs-Spaltenleitungen (11), wobei jede der Zeilenleitungen (14) eines Moduls (M) elektrisch mit einer Zeilenleitung (14) jedes anderen der Module (M) verbunden ist und

wobei Ausgänge des Spaltendecodiermittels (8) elektrisch mit Steuerelektroden der ersten logischen Schalter (16) verbunden sind.

2. Speichermatrix nach Anspruch 1, bei welcher die Massespaltenleitungen (10) der Speichermatrix segmentiert sind, wobei jede Masse-Spaltenleitung (10) elektrisch an einem Ende mit einer Versorgungsspannungsquelle (VDD) und am anderen Ende über einen zweiten logischen Schalter (17) mit einer Quelle eines Referenzpotentials (VSS) verbunden ist, und wobei Ausgänge des Spaltendecodiermittels (18) elektrisch mit Steuerelektroden der zweiten logischen Schalter (17) verbunden sind.

3. Speichermatrix nach Anspruch 1, bei welcher jeder der ersten logischen Schalter (16) eines Moduls (M) über einen dritten logischen Schalter (20) mit der Eingangs/Ausgangs- Schaltung verbunden ist und der dritte logische Schalter (20) elektrisch mit einem Ausgang des Spaltendecodiermittels (18) verbunden ist.

4. Speichermatrix nach Anspruch 1, bei welcher die Masse- Spaltenleitung (10) der Speichermatrix segmentiert ist, wobei jede der ersten Elektroden der Speicherzellen in jeder der mehreren Spaltenauszählern in einem Modul (M) mit einer segmentierten Masse-spaltenleitung (10) verbunden ist, wobei jede Masse-Spaltenleitung (10) an einem Ende elektrisch mit einer versorgungsspannungsquelle (VDD) und am anderen Ende elektrisch über einen zweiten logischen Schalter (17) mit einer Quelle eines Referenzpotentials (VSS) verbunden ist, wobei Ausgänge des Spaltendecodiermittels (18) elektrisch mit Steuerelektroden der zweiten logischen Schalter (17) verbunden sind, wobei jeder der zweiten logischen Schalter (17) eines Moduls (M) elektrisch mit der Quelle des Referenzpotentials (VSS) über einen dritten logischen Schalter (21) verbunden ist und wobei der dritte logische Schalter (21) elektrisch mit einem Ausgang des Spaltendecodiermittels (18) verbunden ist.