DE4005992A1 - Verfahren zum verringern des kopplungsrauschens von wortleitungen in einer halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf Wortleitungen einer Halbleiterspeichervorrichtung und im besonderen auf ein Layoutverfahren für eine Halbleiterspeicheranordnung zum Verringern des Kopplungsrauschens von Wortleitungen und von Kopplungskapazitäten zwischen den Wortleitungen.

Speicherelemente oder Zellen einer Halbleiterspeichervorrichtung werden durch Probleme beeinflußt, die durch das Layout von Speicheranordnungen mit hoher Packungsdichte der Zellen verursacht werden, weil die Halbleiterspeichervorrichtung zu einer immer höheren Packungsdichte der Speicherzellen auf einer kleinen Chipfläche tendiert.

Insbesondere führt in einer Speicherzellenanordnung mit einer Mehrzahl von Bitleitungen und einer Mehrzahl von Wortleitungen ein geringerer Abstand zwischen den Leitungen wegen ihrer Tendenz zu einer höheren Packungsdichte der Speicherzellen zu kapazitiven Kopplungen zwischen den Leitungen, wenn ein Signal durch eine Leitung geschickt wird. Die kapazitive Kopplung zwischen den Leitungen wird durch die kapazitive Komponente der Leitung selbst verdoppelt.

Die Kapazität der Halbleiterspeichervorrichtung ist um so größer, je länger die Länge der Wortleitung ist und je geringer der Abstand zwischen den Wortleitungen ist.

Da jedoch die notwendige Zeit zum Zugriff auf eine Speicherzelle von der Länge der Wortleitung abhängt, ist eine längere Wortleitung nicht wünschenswert. Daher wird, um den Zeitverzug für die Zugriffszeit auszugleichen, eine Metallschicht auf Polysilizium gebildet, aus dem die Wortleitung besteht, so daß ein Betrieb mit hoher Geschwindigkeit möglich ist. Das Beschichten der Wortleitungen mit Metall verursacht eine größere kapazitive Kopplung zwischen den Leitungen, was durch den geringeren Abstand zwischen den Leitungen verursacht wird.

In anderen Worten wird Rauschen aufgrund der kapazitiven Kopplung zwischen den Metallen zu dem Rauschen aufgrund der kapazitiven Kopplung zwischen den Leitungen dazu addiert. Da solches Rauschen aufgrund kapazitiver Kopplung zwischen den Wortleitungen an- oder abgeschaltet wird, falls eine Wortleitung ausgewählt wird, macht dies eine fehlerhafte Speicheroperation bei Hochgeschwindigkeitsbetrieb möglich.

Da natürlich die Miniaturisierung der Metall-Oxid-Halbleiter- Speicherzelle und das minutiös skalierte Layout der Speicheranordnung entsprechend der höheren Speicherzellenpackungsdichte eine hohe Betriebsspannung zum Betreiben der Wortleitungen erfordert, ist es unmöglich, das Rauschen aufgrund der hohen Betriebsspannung zu vernachlässigen. Daher wird das Verfahren, daß die Betriebsspannung zum Betrieb der Wortleitung auf weniger als 5 Volt verringert ist, angewandt, um dieses Rauschen zu entfernen, aber da der Transistor seine eigene Schwellspannung zum Betrieb benötigt, ist das Verfahren, die Betriebsspannung zum Betrieb der Wortleitung zu verringern, begrenzt.

Eine herkömmliche Speicheranordnung mit einigen, oben beschriebenen Problemen ist in Fig. 1 gezeigt. Unter Bezugnahme auf Fig. 1 sind eine Mehrzahl von Bitleitungen Bl₁-BL_j und eine Mehrzahl von Wortleitungen über den Bitleitungen angeordnet, und jedes Bitleitungspaar ist mit jeweils einem Lesespeicher verbunden. Die Speicherzellen sind an den Kreuzungspunkten der Wortleitungen und der Bitleitungen angeordnet, die Speicherzellen der vorliegenden Erfindung besitzt gefaltete Bitleitungen. Bei einer Leseoperation der Speichervorrichtung wird die in der Zelle gespeicherte Information durch die Wortleitung ausgewählt, und dann liest der durch die Bitleitung ausgewählte Leseverstärker die Information. Die Kopplungskapazität zwischen der ausgewählten Wortleitung und der benachbarten Wortleitung zu diesem Zeitpunkt ist in Fig. 3A illustriert. Unter Bezugnahme auf Fig. 3A werden die kapazitiven Komponenten entsprechend einer Speicheranordnung aus Fig. 1 gezeigt. Die Kopplungskapazitäten C₁₂, C₂₃, C₃₄, C₄₅ zwischen den Wortleitungen WL₁-WL₄ und die Substratkapazitäten C₁, C₂, C₃, C₄ der Wortleitungen WL₁-WL₄ sind dargestellt. Daher beträgt für den Fall, daß eine Wortleitung ausgewählt wird, die Spannung des Wortleitungskopplungsrauschens:

V_CP=Cc/(Cs+Cc)×V_WL (1)

(V_WL ist die Betriebsspannung der ausgewählten Wortleitung)

Die Substratkapazität Cs der Wortleitung hängt von dem Metallaufbau der Wortleitung und der Art des Substrats ab, so daß die Substratkapazität Cs als Konstante betrachtet werden kann. Die Betriebsspannung V_WL der Wortleitung ist der Faktor, der das Wortleitungskopplungsrauschen beeinflußt, aber da die Betriebsspannung zum Betrieb der Wortleitung höchstens die Schwellspannung des Speicherzellentransistors ist, kann der Term V_WL vernachlässigt werden. Daher kann der Fachmann leicht verstehen, daß der wichtige Faktor, der das Wortleitungskopplungsrauschen beeinflußt, die Kopplungskapazität Cc ist.

Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zum Verringern des Wortleitungskopplungsrauschens während des Wortleitungsbetriebs zur Verfügung zu stellen.

Um einen Gesichtspunkt der Aufgabe zu erfüllen, umfaßt die Speicheranordnung nach der vorliegenden Erfindung eine Mehrzahl von Wortleitungen, wobei die Wortleitungen in mehrere Gruppen unterteilt sind, von denen jede Gruppe vier Wortleitungen enthält, und die Wortleitungen jeder Gruppe sind miteinander verwunden, so daß jede Wortleitung nicht an die benachbarten Wortleitungen angrenzen kann.

Fig. 1 ist eine Struktur von Wortleitungen entsprechend einer herkömmlichen Halbleiterspeicheranordnung;

Fig. 2 ist eine Struktur von Wortleitungen einer Halbleiterspeicheranordnung nach der vorliegenden Erfindung;

Fig. 3A ist ein Schaltkreisdiagramm, das die kapazitiven Komponenten der Wortleitung nach Fig. 1 zeigt; und

Fig. 3B ist ein Schaltkreisdiagramm, das die kapazitiven Komponenten der Wortleitung nach Fig. 2 zeigt.

Fig. 2 illustriert ein Layoutdiagramm der Speicheranordnung nach der vorliegenden Erfindung, und Fig. 3B zeigt die kapazitiven Komponenten nach dem Layout von Fig. 2. Unter Bezugnahme auf Fig. 2 sind eine Mehrzahl von Bitleitungen BL₁-BL_j, wobei jedes Bitleitungspaar jeweils mit einem Leseverstärker SA verbunden ist, und eine Mehrzahl von Wortleitungen über den Bitleitungen angeordnet, wobei die Wortleitungen in mehreren Gruppen angeordnet sind, wobei die Wortleitungen jeder Gruppe, die vier Wortleitungen enthalten, einmal im mittleren Bereich der Wortleitungen, das heißt in den Verdrahtungsflächen, miteinander verwunden sind.

Zum Beispiel ist die zweite Wortleitung WL₂ zwischen der ersten Wortleitung WL₁ und der dritten Wortleitung WL₃ angeordnet, bevor sie verwunden wird, dann aber zwischen der vierten Wortleitung WL₄ und der siebten Wortleitung WL₇, nachdem sie verwunden ist. Die dritte Wortleitung WL₃ ist zwischen der ersten Wortleitung WL₁ und der zweiten Wortleitung WL₂ und die vierte Wortleitung WL₄ zwischen der ersten Wortleitung WL₁ und der zweiten Wortleitung WL₂, und die erste Wortleitung WL₁ zwischen der dritten Wortleitung WL₃ und der vierten Wortleitung WL₄.

Da auf der anderen Seite der Abstand zwischen den verwundenen Wortleitungen um zwei vergrößert ist, werden die Kopplungskapazitäten zwischen den verwundenen Wortleitungen um die Hälfte verringert. Der Grund ist, daß die Wortleitungen parallel angeordnet sind. Das Prinzip, daß die Kapazität zwischen parallelen Platten umgekehrt proportional zum Abstand zwischen den Ebenen ist, wird in diesem Fall angewandt. Die erforderliche Fläche, um die Wortleitungen zu verwinden, ist die gemeinsame Fläche der Wortleitungen, so daß eine zusätzlich notwendige Fläche zum Verwinden der Wortleitungen nicht benötigt wird. Die Verringerung der Kopplungskapazität aufgrund des Verwindens von Wortleitungen ist ausgedrückt durch:

Cc′=½Cx
V_CP=Cc/(Cs+Cc′)×V_wL (2)

(Cc′ ist die Kopplungskapazität der Wortleitungen)

Die Auswirkung der Abnahme der Kopplungskapazität ist in Fig. 3 illustriert.

Daher sind die Werte der Kopplungskapazitäten C′₁₂, C′₂₃, C′₃₄, C′₄₅ von Fig. 3B die Hälfte der Werte der Kopplungskapazitäten C₁₂, C₂₃, C₃₄, C₄₅ aus Fig. 3A.

In dem Ausführungsbeispiel nach der vorliegenden Erfindung gehören vier Wortleitungen zu jedem Wortleitungstreiber, aber entsprechend dem experimentellen Ergebnis, wird für den Fall, daß mehr als vier Wortleitungen miteinander verwunden sind, das Wortleitungskopplungsrauschen auch verringert, so daß so viele Wortleitungen wie erforderlich miteinander verwunden werden können.

Darüber hinaus ist das erfindungsgemäße Verfahren anwendbar für Busse mit mehr als vier Eingangs-/Ausgangsleitungen in der Halbleiterspeicheranordnung, zum Beispiel die Eingangs-/Ausgangsleitungen und die Datenbusse der Spaltenadressdekodierer und der Zeilenadressdekodierer als auch die Wortleitungen.

In dem Ausführungsbeispiel der vorliegenden Erfindung ist das Layoutverfahren für die Wortleitungstreiber beschrieben, jedoch können die Zeilenadressdekodierer und die Spaltenadressdekodierer nach dem Layoutverfahren der vorliegenden Erfindung angeordnet werden.

Wie oben beschrieben, besitzt die vorliegende Erfindung einen weiteren Vorteil, indem das Wortleitungskopplungsrauschen aufgrund des Wortleitungsbetriebs durch das Verwinden der Wortleitungen in den Verdrahtungsbereichen reduziert wird.

Claims (5)

1. Halbleiterspeichervorrichtung mit einer Mehrzahl von Wortleitungen, wobei die Halbleiterspeicheranordnung dadurch gekennzeichnet ist, daß die Wortleitungen in mehrere Gruppen unterteilt sind, von denen jede Gruppe wenigstens vier Wortleitungen enthält, wobei die Wortleitungen jeder Gruppe miteinander verwunden sind, so daß jede Wortleitung nicht an benachbarte Wortleitungen angrenzen kann.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Wortleitungen miteinander in den Verdrahtungsflächen verwunden sind.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Wortleitungen miteinander in mehr als zwei Teilen des Speichers miteinander verwunden sind, so daß jede Wortleitung nicht an benachbarte Wortleitungen angrenzen kann.

4. Eine Halbleiterspeichervorrichtung mit verschiedenen Arten von Signalbussen, wobei die Halbleiterspeichervorrichtung dadurch gekennzeichnet ist, daß die Signalbusse in mehrere Gruppen unterteilt sind, wobei jede Gruppe der Signalbusse wenigstens vier Signalbusse umfaßt, wobei die Signalbusse jeder Gruppe miteinander verwunden sind, so daß jeder Signalbus nicht an benachbarte Signalbusse angrenzen kann.

5. Halbleiterspeichervorrichtung nach Anspruch 4, wobei die Signalbusse miteinander in mehr als zwei Teilen des Speichers miteinander verwunden sind, so daß jeder Signalbus nicht an benachbarte Signalbusse angrenzen kann.