DE4009836C2

DE4009836C2 - Halbleiterspeichervorrichtung mit vermindertem Wortleitungskopplungsrauschen

Info

Publication number: DE4009836C2
Application number: DE4009836A
Authority: DE
Inventors: Soo-In Cho; Dong-Il Shu; Dong-Sun Min; Young-Rae Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1989-12-29
Filing date: 1990-03-27
Publication date: 1994-01-27
Anticipated expiration: 2010-03-28
Also published as: CN1052966A; CN1021996C; IT1241520B; GB2239558A; DE4009836A1; JPH0792998B2; KR920010344B1; GB2239558B; FR2656725B1; GB9006756D0; US5097441A; JPH03203085A; FR2656725A1; KR910013266A; IT9048185A0; IT9048185A1

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung zum Verringern des Kopplungsrauschens und von Kopplungskapazitäten zwischen den Wortleitungen gemäß dem Oberbegriff des Anspruchs 1.

Die DE 39 19 625 A1 zeigt eine Halbleiterspeichervorrichtung mit mehreren Wortleitungstreibern, die auf einander gegenüberliegenden Seiten des Speicherfeldes angeordnet sind. Jede einzelne Wortleitung ist mit einem entsprechenden Wortleitungstreiber und einem Adreßdekoder verbunden.

Aus IEEE Journal of Solid-State-Circuits, Vol. 24, Nr. 5, Oktober 1989, S. 1184-1190, ist eine Anordnung von Bitleitungen und Wortleitungen zur Adressierung eines Speicherfeldes bekannt. Dabei werden zwischen einzelnen Blöcken von Wortleitungen Dummy-Wortleitungen eingefügt und an diesen Stellen die Bitleitungen paarweise miteinander verdrillt. Weiterhin wird ein Teil der Wortleitungen direkt an den Ausgängen der Wortleitungstreiber paarweise miteinander verdrillt.

Bei einer Anordnung von Speicherzellen mit zahlreichen Bit- und Wortleitungen führt insbesondere eine dichtere Teilung unter den Leitungen wegen ihrer Neigung zu einer Speicherschaltung mit dichter gepackten Zellen kapazitive Kopplungen zwischen den Leitungen herbei, wenn ein Signal durch eine Leitung übertragen wird. Die zwischen den Leitungen stattfindende kapazitive Kopplung wird durch die kapazitive Komponente der Leitung noch verdoppelt.

Je größer die Speicherkapazität des Halbleiterspeichers ist, desto länger sind die Wortleitungen, und desto dichter ist der Abstand zwischen den Wortleitungen.

Da die Zeitspanne, die für einen Zugriff auf eine Speicherzelle benötigt wird, von der Länge der Wortleitung abhängig, ist eine längere Wortleitung unerwünscht. Im allgemeinen wird zur Kompensierung der Verzögerung der Zugriffszeit auf der Polysiliziumschicht der Wortleitung eine Metallschicht ausgebildet, so daß eine Operation mit hoher Geschwindigkeit möglich ist. Ein Überziehen der Wortleitungen mit Metall bewirkt jedoch eine stärkere kapazitive Kopplung zwischen den Leitungen, was auf den geringeren Abstand zwischen den Leitungen zurückzuführen ist. Darüber hinaus werden infolge einer kapazitiven Kopplung zwischen den Metallen Rauschsignale hervorgerufen. Da die Rauschsignale, die auf die kapazitive Kopplung zwischen den Wortleitungen zurückzuführen sind, in dem Fall, daß eine einzige Wortleitung angewählt wird, aufgeladen oder entladen werden, ist es unmöglich, einen fehlerfreien Speicherbetrieb mit hoher Geschwindigkeit durchzuführen.

Da eine Miniaturisierung der MOS-Transistorzelle und eine winzig ausgelegte Konstruktion der Speicheranordnung, die der Speicherschaltung mit dichter gepackten Zellen entspricht, zum Betreiben der Wortleitungen eine Treibspannung von hohem Niveau benötigt, ist es unmöglich, die Rauschsignale zu vernachlässigen, die auf die Treiberspannung von hohem Niveau zurückzuführen sind. Um diese Rauschsignale zu beseitigen, wird daher das Verfahren einer Absenkung der Treibspannung zum Betreiben der Wortleitung auf weniger als 5 V gewählt; da aber der Transistor mit seiner eigenen Schwellenwertspannung betrieben werden muß, sind mit diesem Verfahren einer Absenkung der Treibspannung Probleme verknüpft.

Andererseits besteht ein weiteres Problem, das von einer Speicherschaltung mit dichter gepackten Zellen hervorgerufen wird, darin, daß der Herstellungsprozeß des Transistors und die Konstruktion der Speicheranordnung schwierig auszuführen sind, da die Dekodierer der Zeilenadresse, durch die unter zahlreichen Bitleitungen eine einzige Bitleitung ausgewählt wird, in der beschränkten Speicherfläche angeordnet sind.

Je komplizierter die Speicheranordnung bei dem Halbleiter-Speichergerät mit mehreren Dekodierern ist, desto größer wird insbesondere die Anzahl der Verdrahtungen und desto mehr nimmt die Zahl der Signalleitungen zu.

Zum Anwählen einer gegebenen Wortleitung führt der Wortleitungstreiber die Treibspannung der entsprechenden Wortleitung in der Weise zu, daß er von dem Zeilenadressen-Dekodierer mit einem Adressensignal versorgt wird.

Wenn, wie oben beschrieben, der Abstand zwischen den Wortleitungen kleiner ist, wird daher die Anordnung der Treiber für die Wortleitungen in der beschränkten Speicherfläche schwierig.

Die bekannte Speicheranordnung, die die verschiedenen oben erläuterten Probleme mit sich bringt, ist in Fig. 1 veranschaulicht. Es sei nun auf Fig. 1 Bezug genommen; mehrere Wortleitungen, die quer zu Bitleitungen BL₁ bis BL_j angeordnet sind, sind an Worttreibern 1 angeschlossen, die auf der einen Seite der Speicheranordnung vorgesehen sind. An den Kreuzungspunkten der Wort- und Bitleitungen sind die Speicherzellen angeordnet. Bei dem Speicher der vorliegenden Anmeldung sind die Bitleitungen gefaltet. Bei dem Lesevorgang des Speichergerätes wird die Information, die gerade in der Zelle gespeichert ist, die von der Wortleitung ausgewählt wird, auf die gewählte Bitleitung geladen, und dann liest ein von der Bitleitung gewählter Abtastverstärker die Information aus. In Fig. 3A ist die infolge der Kopplung zwischen der gewählten Wortleitung und der benachbarten Wortleitung zu dieser Zeit auftretende Kapazität veranschaulicht. Entsprechend der Speicheranordnung der Fig. 1 seien die kapazitiven Komponenten unter Bezugnahme auf Fig. 3A erläutert.

Koppelkapazitäten C₁₂, C₂₃, C₃₄, C₄₅ sind zwischen den Wortleitungen WL₁ bis WL₄ und deren Substrat-Kapazitäten C₁, C₂, C₃ und C₄ eingeführt. Falls eine beliebige Wortleitung angewählt wird, beträgt die Spannung des zwischen den Wortleitungen gekoppelten Rauschsignals:

(V_CP: Spannung des auf die Wortleitung gekoppelten Rauschsignals
V_WL: Treibspannung der gewählten Wortleitung
C_s: Unterlage-Kapazität der Wortleitung
C_c: Kopplungskapazität)

Die Substrat-Kapazität C_s der Wortleitung hängt von der Metallformation der Wortleitung und den Eigenschaften des Substrats ab; dabei kann die Substrat-Kapazität C_s konstant angenommen werden. Die Treibspannung V_WL der Wortleitung ist der Faktor, über den die Rauschsignale bewirkt werden, die durch eine Kopplung der Wortleitungen entstehen; da aber die Treibspannung zum Betreiben der Wortleitung bestenfalls eine Schwellenwertspannung des Transistors der Speicherzelle ist, ist die Größe V_WL vernachlässigbar. Für einen Fachmann ist es daher leicht zu verstehen, daß der bedeutungsvolle Faktor, um die Rauschsignale durch die Kopplung der Wortleitungen zu bewirken, die Kopplungskapazität C_c ist.

Der Erfindung liegt die Aufgabe zugrunde, eine verbesserte Halbleiterspeichervorrichtung anzugeben, die das Kopplungsrauschen zwischen den Wortleitungen vermindert.

Diese Aufgabe wird mit den kennzeichnenden Merkmalen des Anspruchs 1 gelöst.

Eine bevorzugte Ausführungsform ist in einem Unteranspruch beschrieben.

Zum besseren Verständnis der Erfindung und zur Darstellung, wie dieselbe in die Wirklichkeit übertragen werden kann, sei nun beispielsweise auf die schematischen Zeichnungen Bezug genommen.

Fig. 1 ist ein Konstruktionsschaubild der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung;

Fig. 2 ist ein Konstruktionsschaubild der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung;

Fig. 3A ist ein Schaltbild zur Veranschaulichung der kapazitiven Komponenten der Wortleitungen gemäß Fig. 1;

Fig. 3B ist ein Schaltbild zur Veranschaulichung der kapazitiven Komponenten der Wortleitungen gemäß Fig. 2.

Ausführliche Beschreibung der Erfindung

Fig. 2 zeigt ein Konstruktionsdiagramm der Speicheranordnung gemäß der vorliegenden Erfindung und Fig. 3B die kapazitiven Komponenten dieser Konstruktion der Fig. 2. In Fig. 2 sind zahlreiche Bitleitungen BL₁ bis BL_j paarweise mit Abtastverstärkern SA verbunden; quer über die Bitleitungen verlaufen zahlreiche Wortleitungen, die zu vieren von je einem Wortleitungstreiber bedient werden; dabei sind die Wortleitungen jedes Wortleitungstreibers 10 in ihrem Mittelbereich einmal verdrillt.

Beispielsweise ist die zweite Wortleitung WL₂ vor ihrer Verdrillung zwischen der ersten Wortleitung WL₁ und dritten Wortleitung WL₃, aber nach ihrer Verdrillung zwischen der vierten Wortleitung WL₄ und der siebenten Wortleitung WL₇ eingelegt. Die dritte Wortleitung WL₃ ist zwischen der ersten Wortleitung WL₁ und der zweiten Wortleitung WL₂ und die vierte Wortleitung WL₄ zwischen der ersten Wortleitung WL₁ und der zweiten Wortleitung W₂ angeordnet, während die erste Wortleitung WL₁ zwischen der dritten Wortleitung WL₃ und der vierten Wortleitung WL₄ verläuft. Andererseits sind die Wortleitungstreiber gleichmäßig verteilt im Zickzack zu den beiden Seiten der Speicheranordnung angeordnet. Falls die Anzahl der Wortleitungen in der Anordnung aus Speicherzellen 2ⁿ beträgt, ist die Anzahl der Wortleitungen, die mit jedem Wortleitungstreiber verbunden sind, 2^m (wobei n größer m und m größer oder gleich 0 ist und m und n ganze Zahlen sind). So gesprochen ist die Anzahl der von jedem Wortleitungstreiber 10 benutzten Wortleitungen 2^m. Demgemäß ist die Zahl der Wortleitungstreiber 10, die auf der einen Seite der Speicheranordnung vorgesehen ist, gleich der Zahl auf der anderen Seite der Speicheranordnung. Die Anordnung der Wortleitungstreiber (10) ist in Fig. 2 anschaulich dargestellt.

Da der Abstand zwischen den verdrillten Wortleitungen um das Doppelte vergrößert ist, werden die Kopplungskapazitäten zwischen den verdrillten Wortleitungen um die Hälfte vermindert. Der Grund hierfür besteht darin, daß die Wortleitungen parallel angeordnet sind. Das Prinzip, daß die Kapazität zwischen parallelen Platten umgekehrt proportional zu dem Abstand zwischen den Ebenen ist, findet in diesem Fall Anwendung. Der zum Verdrillen der Wortleitungen erforderliche Bereich ist der gemeinschaftliche Bereich der Wortleitungen; daher wird ein weiterer Bereich zum Verdrillen der Wortleitungen nicht benötigt.

Die Abnahme der Kopplungskapazität, die auf das Verdrillen der Wortleitungen zurückzuführen ist, wird durch die Gleichungen ausgedrückt:

(V_CP: Spannung der auf die Kopplung der Wortleitungen zurückzuführenden Rauschsignale
V_WL: Treibspannung der gewählten Wortleitung
C_c′: Kopplungskapazität einer Wortleitung
C_s: Substrat-Kapazität einer Wortleitung)

Die Wirkung einer Abnahme der Kopplungskapazität ist ein Fig. 3 veranschaulicht. Die Werte der Kopplungskapazitäten C₁₂′, C₂₃′, C₃₄′ und C₄₅′ der Fig. 3B sind nämlich halb so groß wie die Werte der Kopplungskapazitäten C₁₂, C₂₃, C₃₄ und C₄₅ der Fig. 3A.

Da, wie in der Gleichung (2) anschaulich gemacht ist, die Kopplungskapazität C_c′ der Fig. 3B, verglichen mit der Kopplungskapazität C_c der Fig. 3A, um die Hälfte verkleinert ist, sind die durch die Kopplung der Wortleitungen verursachten Rauschsignale ebenfalls um die Hälfte herabgesetzt.

Bei der Ausführungsform der vorliegenden Erfindung sind vier Wortleitungen jedem Wortleitungstreiber zugeordnet; aber in dem Falle, daß mehr als vier Wortleitungen miteinander verdrillt sind, werden gemäß dem experimentellen Ergebnis die durch die Kopplung der Wortleitungen bewirkten Rauschsignale ebenfalls verringert, so daß so viele Wortleitungen, wie benötigt, miteinander verdrillt werden können.

Darüber hinaus kann die Vorrichtung gemäß der Erfindung für Sammelleitungen mit mehr als vier Ein-/Ausgabeleitungen des Halbleiter-Speichergerätes, z. B. für Ein-/Ausgabe- und Datenleitungen von Spalten- und Zeilenadressen-Dekodierern sowie für die Wortleitungen übernommen werden.

Bei der Ausführungsform der vorliegenden Erfindung wird die Anordnung der Wortleitungstreiber beschrieben, es können jedoch die Zeilen- und Spaltenadressen-Dekodierer nach dem vorgenannten Konstruktionsverfahren angeordnet werden.

Wie hier oben erläutert, erbringt die vorliegende Erfindung den Vorteil insofern, als bei der Anordnung der Speicherzellen der Spielraum der Abstände der Speicheranordnung vergrößert wird; die Chipfläche wird effektiv in der Weise genutzt, daß die Wortleitungstreiber auf beiden Seiten der Wortleitungen gleichförmig verteilt und angeordnet sind.

Die vorliegende Erfindung besitzt den weiteren Vorteil insofern, als die durch die Kopplung der Wortleitungen bedingten Rauschsignale, die auf die Vorgänge in den Wortleitungen zurückzuführen sind, dadurch möglichst gering gemacht werden, daß die Wortleitungen verdrillt werden.

Claims

1. Halbleiterspeichervorrichtung mit einer Mehrzahl Wortleitungen, einer Mehrzahl Wortleitungstreiber, die abwechselnd auf beiden Seiten des Speicherzellenfeldes in Form eines Zickzacks angeordnet sind,
um die Wortleitungen zu betreiben, und einer Mehrzahl Adreßdekoder, die die Wortleitungstreiber ansteuern,
dadurch gekennzeichnet, daß
die Wortleitungstreiber (10) und mit jeweils wenigstens vier Wortleitungen verbunden sind;
und daß die wenigstens vier Wortleitungen so miteinander verdrillt sind, daß diejenigen Wortleitungen, die vor dem Verdrillen nebeneinander angeordnet sind, nach dem Verdrillen anderen Wortleitungen benachbart sind.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die einander benachbarten Wortleitungen, die vor dem Verdrillen einen Abstand (d) aufweisen, nach dem Verdrillen mit dem doppelten Abstand (2d) angeordnet sind.