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Hintergrund der Erfindung
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Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft einen Aufbau einer integrierten DRAM-Speichervorrichtung (DRAM – Dynamic
random access memory – dynamischer
Speicher mit wahlfreiem Zugriff) und insbesondere ein Aufbau zum
Beschleunigen des Zugriffs auf Daten in einer integrierten DRAM-Speichervorrichtung.
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Obwohl
die Datenübertragungsfrequenz
von DRAM-Speichervorrichtungen
stetig ansteigt, bleibt die Zugriffszeit für Daten, auf die wahlfrei zugegriffen wird,
im Wesentlichen konstant. Das Verringern der Zugriffszeit auf Speicherzellen
in einer Speichervorrichtung wird sowohl durch die physikalischen
Abmessungen, als durch den Aufbau und das Layout des Speicherzellenfeldes
eingeschränkt.
Ein wahlfreies Zugreifen auf Daten erfordert einen selektiven und
häufigen
Wechsel (Aktivieren und Deaktivieren) der Wortleitungen und Bitleitungen,
wofür eine
Mindestzeit erforderlich ist, die durch eine Verkleinerung der physikalischen
Dimensionen und/oder durch einen Wechsel des Speicherlayouts kaum
verringert werden kann.
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In
Speichervorrichtungen kann die Zeit für einen wahlfreien Zugriff
z.B. durch eine wesentliche Verringerung der Zellen, die mit einer
einzelnen Bitleitung/Wortleitung verbunden sind, reduziert werden.
Um jedoch die Speicherkapazität
insgesamt konstant zu halten, würde
sich die notwendige Speicherfläche
auf dem Speicherchip mit steigender Anzahl der Bitleitungen erhöhen, da
jede Bitleitung mit einem entsprechenden Leseverstärker und
anderen zugehörigen
Schaltungselementen verbunden ist. Dies wäre zu kostenaufwändig, da
die Gesamtgröße des Speicherchips
wesentlich steigen würde.
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Da
die Zeit für
einen wahlfreien Zugriff durch die Bitleitungs- und Wortleitungslänge eines
grundlegenden Speicherblocks wesentlich eingeschränkt wird,
werden Speicherzellenfelder mit verringerter Bitleitungslänge und
Wortleitungslänge
zur Verfügung
gestellt, wenn die Zeit für
einen wahlfreien Zugriff auf den Speicherblock verringert werden
muss.
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Zusammenfassung der Erfindung
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Ein
Aspekt der vorliegenden Erfindung stellt eine Speichervorrichtung
zur Verfügung,
die einen schnellen Zugriff auf Daten mit wahlfreiem Zugriff ermöglicht,
wobei die erforderliche Chipgröße nicht
wesentlich beeinträchtigt
wird.
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Ein
weiterer Aspekt der vorliegenden Erfindung sieht eine Speichersteuereinheit
zum Steuern des Zugriffs auf einen Speicher vor, wobei die Zugriffszeit
optimiert werden kann.
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In
einem weiteren Aspekt der vorliegenden Erfindung wird darüber hinaus
ein Verfahren zum Steuern des Zugriffs auf eine Speichervorrichtung
mit einer verbesserten Zugriffszeit zur Verfügung gestellt.
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Gemäß einem
ersten Aspekt der vorliegenden Erfindung wird eine integrierte DRAM-Speichervorrichtung
zur Verfügung
gestellt, die eine Anzahl von Speicherblöcken mit Speicherzellen umfasst, wobei
die Speicherzellen in einer Matrix aus Wortleitungen und Bitleitungen
angeordnet sind. Die Anzahl von Speicherblöcken umfasst einen ersten Speicherblocksatz,
wobei die Speicherzellen darin eine erste Zugriffszeit für einen
wahlfreien Zugriff aufweisen, und einen zweiten Speicherblocksatz,
wobei die Speicherzellen darin eine zweite Zugriffszeit für einen wahlfreien
Zugriff aufweisen, und wobei die zweite Zugriffszeit kürzer (oder
geringer) als die erste Zugriffszeit ist.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung umfasst ein erster Speicherblocksatz
Speicherzellen, die an ersten Bitleitungen angeordnet sind, und
ein zweiter Speicherblocksatz umfasst Speicherzellen, die an zweiten
Bitleitungen angeordnet sind, wobei die zweiten Bitleitungen eine kleinere
Bitleitungskapazität
als die ersten Bitleitungen aufweisen. Die zweiten Bitleitungen
können
eine Länge
aufweisen, die kürzer
als die Länge
der ersten Bitleitungen ist.
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Gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung umfasst der erste Speicherblocksatz Speicherzellen,
die an ersten Wortleitungen und ersten Bitleitungen angeordnet sind,
und der zweite Speicherblocksatz umfasst Speicherzellen, die an
zweiten Wortleitungen und zweiten Bitleitungen angeordnet sind.
Ein Adresseingangsanschluss zum Bereitstellen einer Adresse an einen
Adressdecodierer wird zur Verfügung
gestellt. Der Adressdecodierer dient zum Aktivieren einer der Wortleitungen in
Abhängigkeit
der am Adresseingangsanschluss angelegten Adresse, so dass ein adressierter Speicherbereich
von mindestens einem der ersten Speicherblöcke ausgewählt wird, wenn in dem ersten Speicherblocksatz
gespeicherte oder zu speichernde Daten durch die Adresse adressiert
werden sollen. Außerdem
dient der Adressdecodierer zum Aktivieren von mehr als einer der
Wortleitungen in Abhängigkeit
von der am Adresseingangsanschluss angelegten Adresse, so dass ein
adressierter Speicherbereich von mindestens einem der zweiten Speicherblöcke ausgewählt wird,
wenn in dem zweiten Speicherblocksatz gespeicherte oder zu speichernde Daten
durch die angelegte Adresse adressiert werden soll.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung umfasst der erste Speicherblocksatz
Speicherzellen, die an ersten Wortleitungen und ersten Bitleitungen
angeordnet sind, und der zweite Speicherblocksatz umfasst Speicherzellen,
die an zweiten Bitleitungen angeordnet sind, wobei erste Leseverstärkereinheiten
mit den ersten Bitleitungen und zweite Leseverstärkereinheiten mit den zweiten Bitleitungen
verbunden sind, wobei die Signaltreiberfähigkeit der zweiten Leseverstärkereinheiten
im Vergleich zur Signaltreiberfähigkeit
der ersten Leseverstärkereinheiten
erhöht
ist.
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Gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung sind die ersten Bitleitungen mit den
ersten Leseverstärkern
verbunden, und die zweiten Bitleitungen sind mit den zweiten Leseverstärkern verbunden.
Die ersten Leseverstärker
sind über
einen ersten Spaltendecodierer mithilfe von ersten Datenleitungen
mit sekundären
Leseverstärkern verbunden,
und die zweiten Leseverstärker
sind über einen
zweiten Spaltendecodierer mithilfe von zweiten Datenleitungen mit
den sekundären
Leseverstärkern verbunden.
Die sekundären
Leseverstärker
befinden sich relativ nahe am zweiten Speicherblocksatz.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung wird eine Speichersteuereinheit zum
Steuern des Zugriffs auf eine Speichervorrichtung zur Verfügung gestellt.
Die Speichersteuereinheit umfasst eine Steuereinheit zum Zugreifen
auf eine physikalische Adresse der Speichervorrichtung, so dass
Daten in der physikalischen Adresse der Speichervorrichtung gespeichert
und von dieser abgerufen werden. Weiterhin ist eine Zuordnungseinheit
zum Zuordnen einer tatsächlichen
Adresse zu den Daten in der Speichervorrichtung vorgesehen, so dass
ein erster Datentyp in einen ersten physikalischen Adressbereich
der Speichervorrichtung in einem ersten Speicherblock geschrieben
und von diesem ausgelesen wird, und ein zweiter Datentyp in einen
zweiten physikalischen Adressbereich der Speichervorrichtung in
einen zweiten Speicherblock geschrieben und von diesem ausgelesen
wird. Der zweite Datentyp besteht aus Daten, auf die schneller zugegriffen
werden kann, als auf den ersten Datentyp. Der zweite Datentyp kann
Daten für
einen wahlfreien Zugriff umfassen, und der erste Datentyp kann Daten
umfassen, auf die blockweise zugegriffen werden kann. Der zweite
Datentyp kann Instruktionsdaten enthalten, und der erste Datentyp
kann Nutzdaten umfassen.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum
Steuern eines Zugriffs auf eine Speichervorrichtung vorgesehen.
Das Verfahren umfasst das Zuordnen einer tatsächlichen Datenadresse zu einer
physikalischen Adresse der Daten, so dass der erste Datentyp in
einen ersten physikalischen Adressbereich der Speichervorrichtung
geschrieben oder aus diesem ausgelesen wird, und ein zweiter Datentyp
in einen zweiten physikalischen Adressbereich der Speichervorrichtung
geschrieben oder aus diesem ausgelesen wird, wobei der zweite Datentyp
aus Daten besteht, auf die in kürzerer
Zeit zugegriffen werden kann, als auf den ersten Datentyp. Ein Zugriff
auf die physikalische Adresse der Speichervorrichtung wird so durchgeführt, dass
auf die von der tatsächlichen Adresse
angezeigten Daten zugegriffen werden kann.
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Kurze Beschreibung der
Figuren
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Diese
und andere Aspekte und Merkmale der vorliegenden Erfindung werden
nun ausführlich in
der nachfolgenden Beschreibung anhand der beigefügten Zeichnungen erläutert. Es
zeigen:
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1 eine
herkömmliche
DRAM-Speichervorrichtung aus dem Stand der Technik;
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2 ein
Blockdiagramm einer DRAM-Speichervorrichtung gemäß einer ersten Ausführungsform
der vorliegenden Erfindung;
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3 ein
Blockdiagramm einer DRAM-Speichervorrichtung gemäß einer zweiten Ausführungsform
der vorliegenden Erfindung;
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4 ein
Blockdiagramm einer DRAM-Speichervorrichtung gemäß einer dritten Ausführungsform
der vorliegenden Erfindung;
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5 ein
Blockdiagramm einer DRAM-Speichervorrichtung gemäß einer vierten Ausführungsform
der vorliegenden Erfindung;
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6 ein
Blockdiagramm einer Speichersteuereinheit gemäß einem weiteren Aspekt der
vorliegenden Erfindung.
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Detaillierte Beschreibung
der bevorzugten Ausführungsform
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In 1 ist
eine herkömmliche
DRAM Speichervorrichtung dargestellt. Die Speichervorrichtung 1 umfasst
eine Anzahl von Speicherblöcken 2,
die jeweils Speicherzellen enthalten. In dem gezeigten Beispiel
sind vier Speicherblöcke
vorgesehen. Die Speicherzelle sind in einer Matrix aus Wortleitungen 3 und
Bitleitung 4 angeordnet, wobei die Speicherzellen z.B.
als Ein-Transistor-Speicherzellen ausgebildet sind, die Informationen
in einem Speicherkondensator speichern. Im Sinne einer einfacheren
grafischen Darstellung sind die Speicherzellen in den Figuren nicht
gezeigt. Die Wortleitungen 3 sind mit einem Adressdecodierer 5 verbunden,
der eine ausgewählte
Wortleitung 3 in Abhängigkeit
von einer durch eine Speichersteuereinheit 6 oder von außerhalb
der Speichervorrichtung zur Verfügung
gestellten Adresse aktiviert. Die Bitleitungen 4 sind mit
Leseverstärkern
verbunden, die auf zwei Seiten der Speicherblöcke 2 vorgesehen sind,
wobei jeder der Leseverstärkereinheiten 7 für jede verbundene
Bitleitung 4 (eine „Bitleitung" kann ein physikalisches „Bitleitungspaar" umfassen) einen
Leseverstärker
vorsieht. Mit jeder der Leseverstärkereinheiten 7 ist
die Hälfte
der Anzahl von Bitleitungen 4 für einen Speicherblock 2 verbunden,
so dass eine Hälfte
der Bitleitungen 4 mit der Leseverstärkereinheit 7 auf
einer Seite des Speicherblocks 2 in Verbindung steht und
die andere Hälfte der
Bitleitungen 4 mit der anderen Leseverstärkereinheit 7 auf
der anderen Seite des Speicherblocks 2 in Verbindung steht,
so dass die Bitleitungen ineinander greifen. Diese Anordnung kann
jedem einzelnen Leseverstärker
der Leseverstärkereinheiten 7 im
Vergleich mit zur herkömmlichen
Anordnung, bei der alle Leseverstärker auf einer Seite des Speicherblocks angeordnet
sind, mehr Platz zur Verfügung
stellen.
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Die
Leseverstärkereinheiten 7 stehen über Auswahlschalter 10 mit
sekundären
Leseverstärkern 9 in
Verbindung, welche den entsprechenden Ausgang des einer jeweiligen
Bitleitung zugeordneten Leseverstärkers an den sekundären Leseverstärker 9 angleichen.
Die Auswahlschalter 10 werden über eine (nicht gezeigte) Spaltenauswahlleitung
gesteuert, die anzeigt, auf welche der Bitleitungen ein Zugriff
durchgeführt
werden soll und welche der Bitleitungen über den Leseverstärker und über die
Datenleitung 8 mit dem sekundären Leseverstärker 9 verbunden
sind.
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Die
Zugriffszeit zum Zugreifen auf eine Speicherzelle der Speicherblöcke 2 wird
durch die Zeit zum Aktivieren der adressierten Wortleitung 3 und zum
Ermitteln der Last des Speicherkondensators der ausgewählten Bitleitung
und zum Weiterleiten der ermittelten Information an den zugehörigen Auswahlschalter 10 bestimmt.
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Üblicherweise
sind die Speicherblöcke 2 der Speichervorrichtung 1 ähnlich gestaltet,
so dass die Zugriffszeiten für
jede Speicherzelle der Speicherblöcke 2 gleich ist.
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Die
Zugriffszeiten aller Speicherzellen werden von Beschränkungen
durch den Aufbau begrenzt, insbesondere durch Signalverzögerungen von
Wort- und Bitleitungen, die von der Treiberfähigkeit der entsprechenden
Treiber, der Länge
der Wort- und Bitleitungen
und der Auswertegeschwindigkeit der Leseverstärker aufgrund der Kapazität der Speicherkondensatoren
abhängt.
Eine Verkürzung
der Zugriffszeiten auf die Speicherzellen würde mehr Speicherchipfläche erforderlich
machen, was wiederum die Ausbeute bei der Herstellung verringern
und die Kosten für
eine solche Speichervorrichtung erhöhen würde. Aus diesem Grunde stellen
herkömmliche
Speichervorrichtungen einen Kompromiss zwischen Speicherchipgröße und Zugriffszeit
zur Verfügung.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung können
die Speicherblöcke
der Speichervorrichtung in zwei unterschiedliche Speicherblocksätze eingeteilt
sein, die unter schiedliche Zugriffszeiten für einen wahlfreien Zugriff
auf darin enthaltene Daten aufweisen. Ein erster Speicherblocksatz
kann in Form herkömmlicher
Speichervorrichtungen aufgebaut sein, und ein zweiter Speicherblocksatz
ist so ausgebildet, dass er eine kürzere Zeit zum Zugreifen auf
Daten aufweist, d.h. so dass Daten in kürzerer Zeit in den Speicherblock
eingeschrieben bzw. ausgelesen werden können.
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2 zeigt
ein Beispiel für
zwei verschiedene Speicherblocksätze
mit unterschiedlichen Zugriffszeiten in einer Speichervorrichtung 11.
Sowohl in 2, als auch in den nachfolgenden
Figuren sind Blöcke
oder Elemente mit der gleichen oder einer ähnlichen Funktion mit denselben
Bezugszeichen versehen. Blöcke
oder Elemente, die die gleiche oder eine ähnliche Funktion wie die in 1 beschriebenen
haben, sind ebenfalls mit denselben Bezugszeichen versehen.
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In 2 ist
der erste Speicherblocksatz mit dem Bezugszeichen 12 versehen
(und wird hier auch als erster Speicherblock 12 bezeichnet),
and der zweite Speicherblocksatz hat das Bezugszeichen 13 (und
wird hier als zweiter Speicherblock 13 bezeichnet). Jeder
Speicherblocksatz 12, 13 kann einen oder mehrere
Speicherblöcke
umfassen. Der erste Speicherblocksatz 12 ist im Wesentlichen
identisch mit den Speicherblöcken 2 der
bekannten DRAM-Speichervorrichtung 1 aus 1.
Auf die Speicherzellen des ersten Speicherblocksatzes 12 kann
in einer ersten Zugriffszeit, die von den oben beschriebenen Aufbauparametern
bestimmt wird, zugegriffen werden. Die Speicherblöcke des
zweiten Speicherblocksatzes 13 sind mithilfe unterschiedlicher
Layoutparameter ausgebildet. In der in 2 gezeigten
Ausführungsform
wird die Länge
der Bitleitungen 24 im zweiten Speicherblocksatz 13 verringert,
so dass die Gesamtkapazität
der Bitleitung sinkt. Signale auf der Bitleitung 24 können daher
in kürzerer
Zeit umschalten, wodurch die Zugriffszeit auf die Speicherzellen
des zweiten Speicherblocksatzes 13 verringert wird. Um
die gesamte Speicherkapazität
(Speicherplatz) beizubehalten, sind anstelle von einem Speicherblock
des ersten Speicherblocksatzes 12 zwei zweite Speicherblöcke 13 vorgesehen,
wobei jeder die Hälfte
der Kapazität
eines ersten Speicherblocks 12 aufweist.
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Jeder
zweite Speicherblock 13 umfasst dann Bitleitungen 24,
deren Längen
im Vergleich zu den Bitleitungen 4 des ersten Speicherblocks 12 z.B.
um die Hälfte
reduziert sind.
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In 3 ist
eine weitere Ausführungsform der
vorliegenden Erfindung als Speichervorrichtung 30 dargestellt.
Um die Zugriffszeit für
die Speicherzellen des zweiten Speicherblocks 13 zu erhöhen, kann
ein sogenanntes Doppelzellen-Konzept
eingesetzt werden. Das Doppelzellen-Konzept sorgt dafür, dass
mehr als eine Wortleitung gleichzeitig aktiviert wird (z.B. ein
Wortleitungspaar 33), so dass auf die in mehr als einer
Speicherzelle gespeicherte Information zugegriffen werden kann.
Die Information aus zwei Speicherzellen wird dann auf dieselbe Bitleitung (oder
auf Bitleitungen desselben Bitleitungspaars) geladen, indem eine
einzelne Zeilenadresse zum Aktivieren der Wortleitungen angelegt
wird. Dadurch wird der Lesezyklus verstärkt, der die Geschwindigkeit
des Leseverstärkers
erhöht
und daher die Zugriffszeit auf das Speicherzellenfeld verringert.
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4 zeigt
eine weitere Ausführungsform der
vorliegenden Erfindung als Speichervorrichtung 40. Da eine
Wortleitung eine beträchtliche
Länge aufweist,
werden die Speicherzellen mit der größten Entfernen vom Wortleitungstreiber 15 mit
beträchtlicher Verzögerung aktiviert.
Durch die Bereitstellung von Wortleitungstreibern 15 mit
einer erhöhten
Treiberfähigkeit
und durch Anlegen von Wortleitungstreibern auf beiden Seiten der
Wortleitungen 3 (wobei die Wortleitungen gleichzeitig aktiviert
werden), kann diese Verzögerung
verringert werden, wodurch die Zugriffszeit verbessert wird.
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5 zeigt
eine vierte Ausführungsform
der vorliegenden Erfindung als Speichervorrichtung 50. Wie
in den vorhergehenden Ausführungsformen
ist der erste Satz mit ersten Speicher blöcken 12 auf herkömmliche
Weise ausgebildet und der zweite Speicherblock 13 stellt
einen Speicherblock mit kürzeren
Zugriffszeiten auf das Speicherzellenfeld zur Verfügung. In
der in 5 gezeigten Ausführungsform wird die Signalverzögerung zwischen
den Leseverstärkereinheiten 7 und
dem sekundären
Leseverstärker 9 adressiert.
Um die Datenübertragung
zwischen der Leseverstärkereinheit 7 und
dem sekundären
Leseverstärker 9 zu
beschleunigen, sind zwischen dem ersten Speicherblocksatz 12 und
dem zweiten Speicherblocksatz 13 unterschiedliche Datenleitungen
vorgesehen (d.h. Datenleitungen 8 bzw. zweite Datenleitungen 16).
Zusätzlich
können
die zweiten Speicherblöcke 13 physikalisch
in relativer Nähe
zum sekundären
Leseverstärker 9 oder
näher als
der erste Speicherblocksatz (d.h. der naheliegendste Speicherblocksatz)
von ersten Speicherblöcken 12 angeordnet
sein. Abhängig
von der an den Speicherblöcken
angelegten Zeilenadresse werden entweder die ersten Datenleitungen 8 oder
die zweiten Datenleitungen 16 eingesetzt, die durch Multiplexen
der zwei Datenleitungen mittels eines Multiplexers (der gemeinsam
mit oder in dem sekundären
Leseverstärker 9 vorgesehen
sein kann) ausgewählt werden
können.
Da die kapazitive Last der zweiten Datenleitung 16 aufgrund
der kürzeren
Länge wesentlich
reduziert ist, können
kürzere
Zugriffszeiten auf das Speicherzellenfeld erreicht werden.
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Die
zugrundeliegenden Ideen der in den 2 bis 5 beschriebenen
Ausführungsformen können für eine weitere
Verbesserung der Zugriffszeiten miteinander kombiniert werden. Beispielsweise
kann eine Kombination aus entweder dem Doppelzellen-Konzept, den
verkürzten
Bitleitungen, der erhöhten
Treiberfunktion des Wortleitungstreibers oder dem Einsatz von separaten
Datenleitungen für die
ersten Speicherblöcke
und die zweiten Speicherblöcke
zur Verbesserung der Zugriffszeit eingesetzt werden. Eine andere
Kombination der beschriebenen Ausführungsformen ist ebenfalls
denkbar.
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Für einen
optimalen Einsatz der Speichervorrichtungen gemäß den Ausführungsformen der vorliegenden
Erfindung kann eine Speichersteuereinheit mit einer speziellen Funktionalität zum Betreiben
der Speichervorrichtung vorgesehen sein.
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6 zeigt
die Speichersteuereinheit gemäß diesem
Aspekt der vorliegenden Erfindung. Die Speichersteuereinheit 60 umfasst
eine Steuereinheit 20, eine Zuordnungseinheit 21,
einen Befehls-, Adress- und Datenanschluss 22 und einen
Speicheranschluss 23. Die Speichersteuereinheit 60 kann
als Teil einer Speichervorrichtung (z.B. als Speichersteuereinheit 6)
oder getrennt von der Speichervorrichtung vorgesehen sein. Der Speicheranschluss 23 weist
eine Verbindung mit der Speichervorrichtung auf. Der Befehls-Adress-Datenanschluss 23 sorgt
für eine
Verbindung mit einer Betriebseinheit, z.B. einem Mikroprozessor,
einer CPU, usw. Die Steuereinheit 20 empfängt Befehls-,
Adress- und Datensignale vom Befehls-Adress-Datenanschluss 22 und übermittelt
Datensignale, die über
den Speicheranschluss 23 empfangen wurden, an den Befehls-Adress-und-Datenanschluss 22.
Befehls-Adress-und-Datensignale werden von der Steuereinheit 20 sortiert
und dem Speicheranschluss 23 zugeführt, über den die Signale an die
Speichervorrichtung übertragen
werden. Das Sortieren der Befehls-Adress-und-Datensignale kann in der Steuereinheit 20 gemäß bekannten
Schemata durchgeführt
werden, die hier nicht genauer beschrieben werden. Die Steuereinheit 20 kann
ausgestaltet sein, um eine Angabe darauf zu detektieren, auf welche
Art von Daten in einer kürzeren
Zugriffszeit als auf andere Daten zugegriffen werden muss. Außerdem kann die
Steuereinheit die vorgesehenen zu übertragenden Daten über den
Speicheranschluss 23 der Speichervorrichtung als ein erster
Datentyp und als ein zweiter Datentyp zur Verfügung gestellt werden.
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Der
erste Datentyp weist die herkömmliche Zugriffszeit
auf, während
auf den zweiten Datentyp in der verkürzten Zugriffszeit zugegriffen
werden kann. Das Ermitteln der Daten, auf die schneller zugegriffen werden
muss, als auf andere Daten, kann mithilfe unterschiedlicher Verfahren
durchgeführt
werden. Insbesondere da ein wahlfreier Zugriff auf herkömmliche Speicherblöcke zeitaufwändig ist,
können
Daten, auf die im Allgemeinen wahlfrei zugegriffen wird, im zweiten
Speicherblock gespeichert und/oder aus dem zweiten Speicherblock
abgerufen werden. Ein Beispiel für
solche Daten, auf die wahlfrei zugegriffen wird, sind Instruktionsdaten
von Betriebseinheiten wie z.B. der Mikroprozessor, der CPU usw.
Instruktionsdaten sind in der Regel als Softwarecode bekannt. Ein
Datentyp, auf den in der Regel nicht wahlfrei zugegriffen wird,
sind sogenannte Nutzdaten, z.B. Videodaten, Audiodaten usw. Auf
diese Art von Daten kann blockweise (Burst) zugegriffen werden. Sie
können
daher in den ersten Speicherblöcken
gespeichert werden. Es gibt auch andere Möglichkeiten, Daten den ersten
und zweiten Speicherblöcken zuzuordnen.
Um die für
den ersten und den zweiten Speicherblocksatz bestimmten Daten zu
kanalisieren, kann eine Zuordnungseinheit 21 vorgesehen sein,
die mit den Steuereinheiten 20 verbunden ist. Die Zuordnungseinheit 21 bildet
die tatsächliche Adresse
ab, die über
den Befehls-Adress-und-Datenanschluss von außen für die physische Adresse in der
mit der Speichersteuereinheit verbundenen Speichervorrichtung vorgesehen
ist. Immer wenn die Steuereinheit 20 ermittelt, dass Daten
in dem zweiten Speicherblocksatz gespeichert werden sollen, wird die
Zuordnungseinheit 21 angewiesen, eine Zuordnung einer physischen
Adresse zu der tatsächlichen Adresse
der entsprechenden Daten durchzuführen. Wenn Daten der jeweiligen
tatsächlichen
Adresse gelöscht
oder ungültig
gemacht werden, löscht
die Zuordnungseinheit 21 die entsprechende Zuordnung. Wenn
eine Zuordnung einer tatsächlichen Adresse
zu einer physischen Adresse in dem zweiten Speicherblocksatz durchgeführt werden
soll, wird die Reihenfolge der Adressen zum Adressieren der ersten
Speicherblocks umgestellt, so dass kein Speicherplatz verloren geht,
wenn Daten an den zweiten Speicherblock weitergeleitet werden.
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Obwohl
die vorstehende Beschreibung auf Ausführungsformen der vorliegenden
Erfindung gerichtet ist, können
andere und weiterführende
erfindungsgemäße Ausführungsformen
formuliert werden, die den Umfang der Erfindung, wie er in den nun folgenden
Ansprüchen
definiert ist, nicht überschreiten.
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6
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- 20
- Control
unit – Steuereinheit
- 21
- Mapping
unit – Zuordnungseinheit
- 22
- Command
and address data port – Befehls- und
Adressdatenanschluss
- 23
- Memory
port – Speicheranschluss
- 60
- Memory
controller – Speichersteuereinheit