DE3923629C2 - DRAM-Halbleiterbaustein - Google Patents

Description

Die vorliegende Erfindung betrifft einen dynamischen Speicher mit wahlfreiem Zugang (DRAM), und insbesondere eine Schaltkreisanordnung von Bitleitungen in einem derartigen Speicher.

Im allgemeinen weist ein DRAM mehrere Bitleitungen derselben Länge auf, die parallel zueinander angeordnet sind, und mehrere Flipflop-Abtastverstärker, die mit jedem der Bitleitungspaare verbunden sind. Die Speicherzelle umfaßt einen Transistor und einen Kondensator. Zwischen jede Bitleitung und jede Wortleitung ist eine Speicherzelle geschaltet, so daß sämtliche verbundenen Speicherzellen in einer Matrix von Zeilen und Spalten angeordnet sind. Die Schaltkreisanordnung der Bitleitungspaare und der Abtastverstärker taucht üblicherweise in zwei Formen auf. Die eine Form wird als offene Bitleitungsanordnung bezeichnet, bei welcher jeder der Abtastverstärker im Zentrum jedes Bitleitungspaares angeordnet ist, während die andere eine gefaltete Bitleitungsanordnung genannt wird, in der jeder der Abtastverstärker sich an einem Ende jedes Bitleitungspaares befindet. Unter Berücksichtigung des Gleichgewichts der Bitleitungen und der hochverdichteten Schaltkreisanordnung der Speicherzellen wird allerdings hauptsächlich das Verfahren der gefalteten Bitleitungen verwendet. Da heutzutage die Speicherzellen in dem DRAM hochintegriert sind, wird der Raum zwischen den Bitleitungen geringer, und der Speicherkondensator der Speicherzellen wird ebenfalls kleiner. Wenn daher ein Zugriff auf eine Speicherzelle erfolgt und ein Abtastverstärker entsprechend der Bitleitung arbeitet, die mit der angesprochenen Speicherzelle verbunden ist, kann die gegenseitige Koppelkapazität zwischen der Bitleitung und deren oberen und unteren benachbarten Bitleitungen deren normalen Betrieb beeinträchtigen.

Fig. 1 erläutert beispielhaft eine konventionelle gefaltete Bitleitungs-Schaltkreisanordnung. Die Speicherzellen MC10-MC12 und MC20-MC22 sind mit den Schnittpunkten der Bitleitungen B0-B2 und - verbunden sowie mit den Wortleitungen W1 und W2, und jedes der Bitleitungspaare B0-, B1- und B2- ist an jedem Ende mit dem zugehörigen Abtastverstärker SA0-SA2 verbunden. Jede der Speicherzellen MC10-MC12 und MC20-MC22 weist einen MOS-Transistor M und einen Speicherkondensator C auf, in Reihe geschaltet mit dem Drain-Source-Pfad des Transistors. Jeder der Drains der MOS-Transistoren ist an eine der Bitleitungen B0, , . . ., B2 und angeschlossen, während jedes Gate der Speicherzellen MC10-MC12 und MC20-MC22 mit einer der Wortleitungen W1 und W2 verbunden ist. Das andere Ende des Speicherkondensators ist an eine Konstantspannung Vp angeschlossen. Es wird angenommen, daß die parasitäre Kapazität jeder Bitleitung CB beträgt, die gegenseitige Koppelkapazität zwischen den benachbarten Bitleitungen CC, und die Kapazität des Speicherkondensators C CS beträgt.

Wenn die Speicherzellen MC10-MC12 durch das an die Wortleitung W1 angelegte Wortleitungssignal ausgewählt werden, werden elektrische Ladungen, die in den Speicherkondensatoren der Speicherzellen gespeichert sind, jeweils durch die zugehörigen MOS-Transistoren an die Bitleitungen B0-B2 übertragen, so daß die Spannung jeder der Bitleitungen B0-B2 höher oder niedriger wird um einen Betrag

ΔVS = ((VS-VBL)CS)/(CB +2CC + CS)

als die Spannung jeder der anderen Bitleitungen -, wobei VS die Spannung des Speicherkondensators ist, und VBL die Bitleitungsspannung vor der Auswahl der Speicherzelle. Wenn die Speicherzellen MC10-MC12 die Bitleitungen B0-B2 dazu veranlassen, daß die Spannung um ΔVS höher wird als die Spannung der Bitleitungen , so werden die Abtastverstärker SA0-SA2 aktiviert, so daß die Spannung der Bitleitungen , und , die eine niedrige Spannung von VS aufweisen, verringert wird. Daher wird die Spannung der Bitleitung B1 infolge des Einflusses der Koppelkapazität CC verringert, als Ergebnis der Erniedrigung der Spannungen der benachbarten Bitleitungen und . Dieser nachteilige Einfluß nimmt mit Verringerung des Raumes zwischen den Bitleitungen zu, die von der Erhöhung der Speicherdichte herrührt. Wenn die Kapazität der Speicherzelle verringert wird, neigt darüber hinaus der Abtastverstärker zu Fehlfunktionen infolge der Koppelkapazität.

US-PS 4 586 171 beschreibt einen Halbleiterspeicherbaustein mit gefalteter Bitleitungsstruktur. Der Halbleiterbaustein weist zwei Reihen von Abtastverstärkern auf, die jeweils ein gefaltetes Bitleitungspaar verstärken. Dabei sind nebeneinanderliegende Bitleitungen jeweils mit Abtastverstärkern von unterschiedlichen Reihen verbunden. Entsprechend einer Ausführungsform sind neben den normalen Wortleitungen noch zwei weitere Dummy-Wortleitungen vorhanden, mit denen Dummy-Speicherzellen ausgewählt werden können. Zum Auslesen der Information einer Speicherzelle wird die entsprechende Speicherzelle über die mit ihr verbundene Wortleitung ausgewählt und ihr Inhalt über die zugeordnete Bitleitung dem entsprechenden Abtastverstärker zugeführt. Gleichzeitig wird über eine Dummy-Wortleitung eine der Dummy-Speicherzellen angesteuert, deren Inhalt über eine weitere Bitleitung demselben Abtastverstärker zugeführt wird. Aus der Potentialdifferenz an den beiden Bitleitungen erzeugt der Abtastverstärker ein, dem Zustand der Speicherzelle entsprechendes Ausgangssignal. Die einer bestimmten Wortleitung zugeordneten Speicherzellen werden bei Auswahl der entsprechenden Wortleitung gleichzeitig mit den entsprechenden Bitleitungen verbunden. Eine zweite Ausführungsform weist keine Dummy-Speicherzellen auf, sondern sieht vor, daß jede Speicherzelle doppelt vorhanden ist. Zwei Speicherzellenpaare werden ausgelesen, indem über entsprechende Bitleitungen zwei gegenüberliegenden Abtastverstärkern jeweils der Inhalt von je einer der Speicherzellen eines jeden Speicherzellenpaares übermittelt wird.

Aus der US-PS 4 379 342 ist ein DRAM-Halbleiterbaustein bekannt, bei dem der Speicherbereich in mehrere Blöcke aufgeteilt ist und zur Einsparung von Chipfläche jeweils nur ein Spaltendecoder für mehrere Blöcke zuständig ist. In einer ersten Ausführungsform sind zwei Reihen von Abtastverstärkern vorhanden, zu deren beiden Seiten jeweils eine Speicherzellengruppe angeordnet ist. Zwischen diesen beiden symmetrisch aufgebauten Speichereinheiten befindet sich ein gemeinsamer Spaltendecoder, der gleichzeitig auf die Speicherzellen aller Speicherzellengruppen zugreifen kann. Durch das Vorhandensein lediglich eines Spaltendecoders wird Chipfläche eingespart, die dann für zusätzliche Speicherzellen verwendet werden kann. Der gemeinsame Spaltendecoder kann dabei statt an der zentralen Position zwischen den Speichergruppen, auch innerhalb der Randbereiche der Speichereinheit angeordnet sein. In einer weiteren Ausführungsform sind statt lediglich zwei Abtastverstärkerreihen vier Verstärkerreihen vorgesehen, die wiederum seitlich jeweils zwei Speichergruppen aufweisen. In der Mitte des derart symmetrisch aufgebauten Speicherfeldes befindet sich der gemeinsame Spaltendecoder. In einer weiteren Ausführungsform schließlich sind mehrere Speicherblöcke nebeneinander angeordnet. Jeder Speicherblock weist einen eigenen Reihendecoder auf. Für alle Speicherblöcke ist ein gemeinsamer Spaltendecoder vorgesehen. Jeder Speicherblock besteht aus einer Reihe von Abtastverstärkern und zwei Speichergruppen, bestehend aus normalen Speicherzellen und Dummy-Zellen. Die Speichergruppen sind wiederum symmetrisch um die Abtastverstärkerreihen angeordnet und die einzelnen Abtastverstärker sind jeweils mit einem offenen Bitleitungspaar verbunden. Während des Auslesens von Daten ist jeweils nur ein Speicherblock und damit lediglich eine Reihe von Abtastverstärkern aktiviert. Das Auslesen einer Speicherzelle innerhalb eines Blockes erfolgt durch Ansteuern der Wortleitung, innerhalb der entsprechenden Speichergruppe und gleichzeitiges Ansteuern einer Dummy-Wortleitung, die mit einer entsprechenden Dummy-Zelle verbunden ist. Durch Aktivieren des entsprechenden Abtastverstärkers wird die, von den Ladungen der Speicherzellen hervorgerufene und auf dem entsprechenden offenen Bitleitungspaar anstehende Potentialdifferenz verstärkt. Diese Potentialdifferenz wird über eine Busleitung auf eine Datenbusleitung weitergeleitet. Die Auswahl welcher Abtastverstärker einer Reihe mit der gemeinsamen Bitleitung momentan zu verbinden ist, nimmt der Spaltendecoder entsprechend der angelegten Spaltenadresse vor.

US-PS 4 208 730 schließlich beschreibt einen Speicherbaustein, bei dem die Bitleitungen vor dem Auslesen bestimmte Speicherzellen auf eine mittlere Spannung vorgeladen werden. Das Speicherfeld weist dabei in herkömmlicher Weise lediglich eine Reihe von Abtastverstärkern auf.

Allgemein tritt insbesondere bei hochintegrierten Speicherbausteinen das Problem auf, daß das Ergebnis einer Leseoperation durch die kapazitive Verkoppelung nebeneinanderliegender Bitleitungen verfälscht werden kann. Bei dem Speicherbaustein der US-PS 4 208 730 werden mehrere nebeneinanderliegende Bitleitungen gleichzeitig aktiviert, so daß sich insbesondere bei unterschiedlichen Ladungen auf den einzelnen Bitleitungen diese nebeneinanderliegenden Bitleitungen während der Leseoperation stören, was zu falschen Leseergebnissen führen kann. Auch bei den in der US-PS 4 379 342 beschriebenen Ausführungsformen werden mehrere nebeneinanderliegende Bitleitungen gleichzeitig aktiviert. Obwohl lediglich jeweils ein Bitleitungspaar an die Busleitung angelegt wird, stehen trotzdem die Speicherinhalte einer gesamten Reihe von Speicherzellen an ihren entsprechenden Bitleitungen an. Mit zunehmender Integration des Speicherbausteins werden sich daher vermehrt Lesefehler einstellen. Auch die Speicherschaltkreise der US-PS 4 586 171 zeigen Strukturen, bei denen unmittelbar nebeneinanderliegende Bitleitungen gleichzeitig aktiviert werden und sich somit ebenfalls während der Leseoperation gegenseitig stören.

Aufgabe der vorliegenden Erfindung ist es daher, einen DRAM-Halbleiterbaustein zu schaffen, bei dem die Gefahr eines Lesefehlers aufgrund kapazitiver Kopplungen zwischen den Bitleitungen wesentlich reduziert wird.

Die erfindungsgemäße Aufgabe wird durch die Gegenstände der Patentansprüche 1 und 2 gelöst.

Ausgestaltungen der Erfindung sind in den Unteransprüchen beschrieben.

Im folgenden werden bevorzugte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Dabei zeigen die Figuren im einzelnen:

Fig. 1 die Schaltung eines konventionellen DRAM;

Fig. 2 die Schaltung eines DRAM mit gefalteten Bitleitungen gemäß der vorliegenden Erfindung; und

Fig. 3 die Schaltung eines DRAM gemäß der vorliegenden Erfindung.

In Fig. 2 ist dargestellt, wie am oberen Ende der Schaltung mehrere obere Abtastverstärker 10U in einer Zeile angeordnet sind, während an dem unteren Ende mehrere untere Abtastverstärker 10D in einer Zeile angeordnet sind. Jeder der Abtastverstärker weist MOS-Transistoren 12-15 auf. Drains der MOS-Transistoren 12 und 14 sind mit ihren Gates über Abtastknoten 16, 18 kreuzverbunden, während Sources der Transistoren 12, 14 mit einem gemeinsamen Sourceknoten 11 verbunden sind. Zwischen die Drains der MOS-Transistoren 12, 14 und die Eingangs/Ausgangs-Leitungen I/OU, und I/OD, sind die Source-Drain-Pfade von Last-MOS-Transistoren 13, 15 geschaltet, während an die Gates der MOS-Transistoren 13, 15 das Lastsignal ΦS angelegt wird.

Die gemeinsamen Sourceknoten 11 der Abtastverstärker 10U sind mit der oberen gemeinsamen Leitung 24 verbunden, die an den Drain des MOS-Transistors 20 angeschlossen ist, um die oberen Abtastverstärker 10U zu treiben. Die Source des MOS-Transistors 20 ist geerdet, und das Gate des Transistors 20 empfängt das Signal ΦL, um den oberen Abtastverstärker zu aktivieren. Die Abtastknoten 16 und 18 der oberen Abtastverstärker 10U sind jeweils an die oberen Bitleitungspaare (oder Zeilenleitungspaare) UBL1 und , UBL2 und , . . ., UBLK und angeschlossen, die sich in Richtung nach unten erstrecken. Das Ende der Bitleitungspaare gegenüberliegend den Abtastverstärkern 10U ist mit der Einrichtung 30U zum Vorladen der Bitleitungen verbunden. Die Vorladungseinrichtung 30U umfaßt MOS-Transistoren 32 und 34, deren Sources jeweils mit den Bitleitungspaaren verbunden sind, und deren Drains mit einer konstanten Vorladungsspannung V1 verbunden ist, und deren Gates an das Vorladungssignal P angeschlossen sind.

Der gemeinsame Sourceknoten 11D der unteren Abtastverstärker 10D, der denselben Aufbau aufweist wie die oberen Abtastverstärker 10U, ist an den Drain des MOS-Transistors 22 angeschlossen, um die unteren Abtastverstärker 10D durch die untere gemeinsame Leitung 26 zu treiben. Die Source und das Gate des MOS-Transistors 22 sind an Masse beziehungsweise das Signal angeschlossen, welches die entgegengesetzte Charakteristik aufweist wie das Signal ΦL. Wenn daher die oberen Abtastverstärker 10U durch das Signal ΦL betätigt werden, werden die unteren Abtastverstärker 10D nicht betätigt, und umgekehrt.

Die Abtastknoten 16D und 18D der unteren Abtastverstärker 10D sind jeweils mit den unteren Bitleitungen DBL1 und , . . ., DBLK und verbunden, welche sich in Richtung nach oben erstrecken und mit gleichem Abstand voneinander zwischen den oberen Bitleitungen UBL1 und , . . ., UBLK und angeordnet sind. Das Ende der unteren Bitleitungspaare DBL1 und , . . ., DBLK und gegenüberliegend den unteren Abtastverstärkern 10D ist mit einer Vorladeeinrichtung 30D verbunden, welche denselben Aufbau aufweist wie die Vorladungseinrichtung 30U. Zwischen den Vorladungseinrichtungen 30U und 30D sind parallele Wortleitungen (oder Zeilenleitungen) WL1- WL4N angeordnet, welche die Bitleitungen UBL1 und , . . ., UBLK und senkrecht schneiden. In jeden vierten Schnittzwischenraum in der Richtung von Zeilen und Spalten der Wortleitungen und Bitleitungen sind jeweils sequentiell die Speicherzellen M11- M4NK geschaltet.

Bevor die Daten von einer vorgegebenen Speicherzelle gelesen werden, werden sämtliche Bitleitungen UBL1-DBLK mit der Vorladungsspannung V1 durch die Vorladungseinrichtungen 30U und 30D vorgeladen. Nach Beendigung des Vorladungsbetriebs wird die Wortleitung ausgewählt, um die Daten aus einer gegebenen Speicherzelle auszulesen. Beispielsweise wird die Wortleitung WL1 ausgewählt, um die Daten von der Speicherzelle M12 auszulesen. Wenn die Wortleitung WL1 ausgewählt wird, werden die Speicherzellen M11- M1K, die mit der Wortleitung WL1 verbunden sind, ausgewählt, und die Ladungen, die in den Speicherkondensatoren der Speicherzellen M11- M1K gespeichert sind, werden jeweils an die Bitleitungen UBL1, UBL2, . . ., UBLK übertragen. Daher weisen die Bitleitungen UBL1, UBL2, . . ., UBLK eine Spannung auf, die infolge des Zustands der empfangenen Ladungen etwas höher oder geringer ist als die Vorladungsspannung V1. Wenn das Signal ΦL an das Gate des MOS-Transistors 20 angelegt wird, werden daraufhin die oberen Abtastverstärker 10U aktiviert. Wenn das Signal ΦS an die Gates der MOS-Transistoren 13, 15 angelegt wird, so wird die Bitleitungsspannung eines Paares der Bitleitungen UBL1, UBL2, . . ., UBLK und , , . . ., an die Eingangs/Ausgangs-Leitungen I/O und übertragen. Allerdings werden die unteren Abtastverstärker 10D nicht aktiviert infolge des ausgeschalteten Zustands des MOS-Transistors 22, dessen Gate das Signal empfängt, welches die dem Signal ΦL entgegengesetzte Charakteristik aufweist. Daher halten die unteren Bitleitungen DBL1 und , . . ., DBLK und , die mit den unteren Abtastverstärkern 10D verbunden sind, den konstanten Wert der Vorladungsspannung V1 aufrecht. Selbst wenn der Abtastbetrieb der oberen Abtastverstärker 10U die unteren Bitleitungen UBL1 und , . . ., UBLK und veranlaßt, ihre Spannung zu ändern, kann daher die Gefahr eines fehlerhaften Lesens der Daten infolge der Koppelkapazität zwischen jeder der oberen Bitleitungen und ihren benachbarten unteren Bitleitungen beträchtlich verringert werden. Zwar wurde voranstehend ein Fall beschrieben, in welchem die oberen Abtastverstärker durch Auswahl einer ungeradzahligen Wortleitung betrieben werden, jedoch wird das entsprechende Ergebnis bei Auswahl einer geradzahligen Wortleitung erhalten.

Fig. 3 zeigt nunmehr eine Schaltung mit einer offenen Bitleitungsanordnung eines DRAM, wobei die Abtastverstärker 40U, 40M, 40D sämtlich denselben Aufbau aufweisen wie die Abtastverstärker 10U gemäß Fig. 2. Die Abtastverstärker 40U, 40M, 40D sind gleichmäßig voneinander beabstandet in ihren jeweiligen Spalten angeordnet. Die Abtastverstärker 40U, 40M, 40D sind jeweils über Leitungen 62, 64, 66, die an die gemeinsamen Sourceknoten 11 angeschlossen sind, mit Drains der MOS-Transistoren 52, 54, 56 verbunden, deren Sources geerdet sind. Das Gate des MOS-Transistors 54 ist an das Signal ΦL angeschlossen, um die Abtastverstärker 40M zu aktivieren, während die Gates der MOS-Transistoren 52, 56 mit dem Signal ΦL verbunden sind, welches die dem Signal ΦL entgegengesetzte Charakteristik aufweist. Wenn daher die Abtastverstärker 40M aktiviert werden, werden die benachbarten Abtastverstärker 40U, 40D nicht aktiviert, und umgekehrt. Die Abtastknoten der Abtastverstärker 40M sind jeweils mit den Bitleitungspaaren BLM1 und , . . ., BLMK und derselben Länge verbunden, die sich zueinander entgegengesetzt erstrecken. Auf ähnliche Weise sind die Abtastknoten der Abtastverstärker 40U, 40D jeweils mit den Bitleitungspaaren BLU1 und , . . ., BLUK und und BLD1 und , . . ., BLDK und verbunden, welche dieselbe Länge aufweisen wie die Bitleitungen BLM1 und , . . ., BLMK und , die sich einander entgegengesetzt erstrecken. Jede Bitleitungsgruppe [BLUK, ] und [BLM1, , . . ., BLUK, ] sind gleichmäßig voneinander beabstandet und parallel zueinander angeordnet. Weiterhin sind die Scheinbitleitungen DBL gleichmäßig beabstandet und parallel zu den Bitleitungsgruppen [BLU1-BLUK] und [-] angeordnet und werden mit einer konstanten Vorladungsspannung versorgt, um die Kapazitätskopplung mit ihren benachbarten Bitleitungen zu verringern. Das Ende jeder Bitleitung gegenüberliegend dem Abtastverstärker ist an die Vorladungseinrichtung (nicht dargestellt) angeschlossen, um die Bitleitung mit einer vorgegebenen Spannung vorzuladen. Wie in Fig. 3 gezeigt ist, sind Speicherzellen jeweils zwischen die Schnittpunkte der Wortleitungen [. . . W1N, W21-W2N, W31-W3N, W41 . . .] und die Bitleitungen geschaltet. Die Speicherzellen sind daher so angeordnet, daß sämtliche an einen der Abtastverstärker 40U, 40M, 40D angeschlossenen Bitleitungen auf die Daten in den Speicherzellen zugreifen können, wenn eine Wortleitung ausgewählt wird.

Beispielhaft wird angenommen, daß die Wortleitung W32 ausgewählt wird, nachdem sämtliche Bitleitungen vorgeladen wurden. Dann werden die in den Speicherzellen M321- M32K gespeicherten Ladungen auf die Bitleitungen - übertragen. Dann führt das Signal ΦL zum Einschalten des MOS-Transistors 54, und dazu, daß die Abtastverstärker 40M den Abtastbetrieb durchführen. Zu diesem Zeitpunkt werden die den Abtastverstärkern 40M benachbarten Abtastverstärker 40U, 40D nicht durch das Signal aktiviert, welches die dem Signal ΦL entgegengesetzte Charakteristik aufweist. Daher befinden sich die Bitleitungen BLD1-BLDK benachbart zu den Bitleitungen - in einem Bereitschaftszustand, nämlich jeweils konstant auf der Vorladungsspannung, wodurch der unerwünschte Effekt verringert wird, daß die Daten infolge der Koppelkapazität während des Abtastbetriebs fehlerhaft gelesen werden.

Wie voranstehend beschrieben wurde, befindet sich gemäß der vorliegenden Erfindung die benachbarte Bitleitung in einem Bereitschaftszustand, wenn irgendeine Bitleitung des Bitleitungspaares, welches mit jedem Abtastverstärker verbunden ist, infolge des Abtastbetriebs des Abtastverstärkers einen niedrigeren oder höheren Pegel annimmt, so daß der Koppeleffekt mit den benachbarten Bitleitungen verringert wird, um einen stabilen Abtastbetrieb zur Verfügung zu stellen.

Claims (7)

1. DRAM-Halbleiterbaustein mit:

• - einer Anzahl paralleler Bitleitungen,
• - einer Anzahl paralleler und die Bitleitungen senkrecht schneidender Wortleitungen,
• - einer Anzahl von Speicherzellen, die jeweils in der Nähe des Kreuzungspunktes einer Bitleitung mit einer Wortleitung angeordnet sind und sowohl mit der entsprechenden Bit- als auch Wortleitung verbindbar sind,
• - einer Anzahl von Abtastverstärkern, die jeweils mit einem gefalteten Bitleitungspaar verbunden sind und in zwei bezüglich des von den Bit- und Wortleitungen festgelegten Speicherfeldes gegenüberliegenden Reihen angeordnet sind, wobei die erste Reihe nur mit ungeraden Bitleitungen, die zweite Reihe nur mit geraden Bitleitungen verbunden ist,

dadurch gekennzeichnet,
daß eine Aktivierungseinrichtung (20, 22) vorgesehen ist, mit der die zwei Reihen von Abtastverstärkern (10U, 10D) komplementär zueinander aktivierbar sind, so daß während einer Leseoperation entweder nur die Potentiale an geraden oder ungeraden Bitleitungen verstärkt werden und die zu einer momentan aktivierten Bitleitung unmittelbar benachbarten Bitleitungen sich im Stand-by-Mode befinden, und
daß die Speicherzellen (M_ii) so verteilt sind, daß sie in der Nähe von Kreuzungspunkten angeordnet sind, welche bezüglich des von den Bit- und Wortleitungen aufgebauten Gitters auf Diagonalen liegen und diese Diagonalen zueinander einen Abstand von vier Wort- bzw. Bitleitungern aufweisen.

2. DRAM-Halbleiterbaustein mit:

• - einer Anzahl von Abtastverstärkern, die in mehreren zueinander parallelen Reihen (40U, 40M, 40D, UMD) angeordnet sind,
• - einer Anzahl offener zueinander paralleler Bitleitungspaare die mit jeweils einem Abtastverstärker verbunden sind, wobei die Bitleitungen von nebeneinanderliegenden Reihen von Abtastverstärkern so miteinander verkämmt sind, daß die Bitleitungen der beiden Reihen abwechselnd zueinander angeordnet sind,
• - einer Anzahl paralleler Wortleitungen (W_ii), welche die Bitleitungen etwa senkrecht schneiden,
• - einer Anzahl von Speicherzellen (M_iii), die jeweils in der Nähe eines Kreuzungspunktes zwischen einer Bit- und einer Wortleitung angeordnet sind und sowohl mit der entsprechenden Bit- als auch Wortleitung verbindbar sind,
• - einer Anzahl von Dummy-Bitleitungen (DBL), die bei den beiden äußeren Reihen von Abtastverstärkern mit den nach außen führenden Bitleitungen verkämmt sind,
• - einer Aktivierungseinrichtung (52, 54, 56), mit der jeweils nur nicht unmittelbar nebeneinanderliegende Reihen von Abtastverstärkern aktiviert werden, so daß während einer Leseoperation von den miteinander verkämmten Bitleitungen entweder lediglich die Potentiale an geraden oder ungeraden Bitleitungen verstärkt werden und sich die zu den aktivierten Bitleitungen unmittelbar benachbarten Bitleitungen im Stand-by-Mode befinden.

3. DRAM-Halbleiterbaustein nach Anspruch 2, dadurch gekennzeichnet, daß die Speicherzellen (M_iii) so verteilt sind, daß die mit der gleichen Wortleitung verbindbaren Speicherzellen nur mit Bitleitungen verbindbar sind, die der gleichen Reihe von Abtastverstärkern angehören.

4. DRAM-Halbleiterbaustein nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine Vorladeeinrichtung (32, 34) zum Vorladen der Bitleitungen vorgesehen ist.

5. DRAM-Halbleiterbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jede Speicherzelle einen Transistor (M) und einen Kondensator (C) aufweist.

6. DRAM-Halbleiterbaustein nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Dummy-Bitleitungen (DBL) mit einer konstanten Spannung vorgespannt sind.