DE4206832C2

DE4206832C2 - Nichtflüchtige Halbleiter-Speicheranordnung

Info

Publication number: DE4206832C2
Application number: DE4206832A
Authority: DE
Inventors: Koji Sakui; Hiroshi Nakamura; Masaki Momodomi; Riichiro Shirota; Fujio Masuoka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-03-04
Filing date: 1992-03-04
Publication date: 1996-10-17
Anticipated expiration: 2012-03-05
Also published as: US5453955A; KR960002005B1; JPH04276393A; KR920018766A; JP3210355B2; DE4206832A1

Description

Die Erfindung betrifft eine nichtflüchtige Halbleiter- Speicheranordnung nach dem Oberbegriff des Patentan spruches 1.

Als löschbare, programmierbare nichtflüchtige Halblei ter-Speicheranordnungen sind bereits sog. EEPROMs (elektrisch löschbare, programmierbare Festwertspei cher) bekannt. Unter den herkömmlichen Speicheranord nungen hat insbesondere ein NAND-Zellenstruktur-EEPROM als EEPROM, der zu einer Erhöhung der Packungsdichte beitragen kann, große Aufmerksamkeit auf sich gezogen. Beim NAND-Zellenstruktur-EEPROM sind zahlreiche Spei cherzellen unter Bildung eines Zellenblocks mit NAND- Struktur in Reihe geschaltet. Jede Speicherzelle des NAND-Zellen-EEPROMs weist eine FETMOS-Struktur mit ei nem Floating Gate und einem Steuergate auf, die unter zwischengefügter Isolierung auf einem Halbleiter substrat stapelartig übereinander angeordnet sind. Eine Anzahl von Speicherzellen sind so in Reihe geschaltet, daß benachbarte Speicherzellen Source- und Drainelek troden gemeinsam nutzen oder belegen und damit eine NAND-Zelle gebildet ist. Diese NAND-Zellen sind zur Bildung eines Speicherzellenarrays in einer Matrixform angeordnet. Die Drainelektroden an den Endseiten der in der Spaltenrichtung des Speicherzellenarrays ausgerich teten NAND-Zellen sind über Wählgate- oder -gattertran sistoren gemeinsam an eine Bitleitung angeschlossen, während die Sourceelektroden an ihren anderen Endseiten über Wählgate- oder -gattertransistoren mit einer ge meinsamen Source- oder Quellenleitung verbunden sind. Die Steuergates der Spei cherzellentransistoren und die Gateelektroden der Wählgatetransistoren sind in der Zeilenrichtung des Speicherzellenarrays zusammengeschaltet, um Steuergateleitungen (Wortleitungen) bzw. Wählgateleitungen zu bilden.

Die Arbeitsweise des NAND-Zellen-EEPROMs ist nachste hend erläutert.

Eine Dateneinschreib- oder -einleseoperation wird an den Speicherzellen, ausgehend von der am weitesten von einer Bitleitung entfernten Speicherzelle, sequentiell durchgeführt. Es sei angenommen, daß der NAND-Zellen- EEPROM n Kanäle aufweist. Dabei werden ein hohes- Poten tial (z. B. 20 V) an das Steuergate einer gewählten oder angesteuerten Speicherzelle und ein mittleres oder Zwischenpotential (z. B. 10 V) an die Steuergates der nichtgewählten Speicherzellen und die Gafeelektrode des Wählgatetransistors, die näher als die gewählte Speicherzelle an der Bitleitung liegen, angelegt. Ent sprechend Daten wird 0 V (für z. B. Daten entsprechend "1") oder ein mittleres Potential (für z. B. Daten ent sprechend "0") an die Bitleitung angelegt. Dabei wird das Potential der Bitleitung über den Wählgatetransi stor und die nichtgewählten Speicherzellen zur Drain elektrode der gewählten Speicherzelle übertragen.

Wenn Daten ("1"-Daten) eingeschrieben oder eingelesen werden sollen, wird ein hohes elektrisches Feld zwi schen Gate und Drain der gewählten Speicherzelle ange legt, wobei Elektronen vom Substrat in das Floating Gate injiziert werden. Infolgedessen verschiebt sich der Schwellenwert der gewählten Speicherzelle in posi tiver Richtung. Wenn keine Daten eingeschrieben werden sollen ("0"-Daten), wird der Schwellenwert nicht verän dert.

In einer Datenlöschoperation wird ein hohes Potential an ein p-Typ-Substrat (ein n-Typ-Substrat und p-Typ- Wannen im Fall der Verwendung einer Wannenstruktur) an gelegt, wobei die Steuergates aller Speicherzellen und die Gates der Wählgatetransistoren auf 0 V gesetzt wer den. Bei dieser Operation werden Elektronen von den Floating Gates aller Speicherzellen zum Substrat ent laden, wobei sich der Schwellenwert in negativer Richtung verschiebt.

In einer Datenausleseoperation werden ein Wählgatetran sistor und nichtgewählte Speicherzellen, die näher an einer Bitleitung liegen als eine gewählte Speicherzel le, ein- bzw. durchgeschaltet, wobei 0 V an das Gate der gewählten Speicherzelle angelegt wird. Dabei wird zwischen "0"-Daten oder "1"-Daten durch Erfassen eines in der Bitleitung, fließenden Stroms diskrimi niert.

Bei einem solchen herkömmlichen NAND-Zellen-EEPROM erfolgt eine Datenauslese- oder -einschreiboperation im allgemeinen für alle Bitleitungen auf einmal. Aus die sem Grund ruft bei einem hochintegrierten EEPROM ein kapa zitives Kopplungsstörsignal zwischen be nachbarten Bitleitungen Probleme hervor.

Beispielsweise besitzt bei einem 4-M-Bit-NAND-Zellen- EEPROM eine aus einem Al-Film bestehende Bitleitung eine Leitungsbreite von 1 µm und einen Leitungsabstand von 1,2 µm. Infolgedessen entsprechen etwa 50% (0,25 pF) der Kapazität (etwa 0,5 pF) einer Bitleitung der Kapazität zwischen benachbarten Bitleitungen.

Es sei angenommen, daß Bitleitungen auf Vcc = 5 V vor aufgeladen und anschließend in einen freischwebenden oder potentialfreien ("floating") Zustand versetzt werden und Daten gleichzeitig zu allen Bitleitungen ausgelesen werden. Wenn in diesem Fall eine Bitleitung, die auf 5 V gehalten werden soll, zwischen den Bitleitungen, die entladen werden und sich von 5 V auf 0 V ändern sollen, angeordnet ist, verringert sich die Spannung der auf 5 V zu haltenden Bitleitung aufgrund der kapa zitiven Kopplung auf etwa (1/2) Vcc = 2,5 V. infolge dessen ist dabei kein Spielraum für die Spannung einer Bitleitung in bezug auf einen Schaltungs-Schwellenwert, anhand dessen ein Meß- oder Leseverstärker zwischen "0"-Daten oder "1"-Daten diskriminiert bzw. unterschei det, vorhanden, so daß diese Spannungssenkung einer Bitleitung zu einem Ausleseoperationsfehler führen kann.

Auf ähnliche Weise werden in einer Dateneinschreibope ration mit Speicherzellen, in die keine Daten einge schrieben werden (d. h. "0"-Daten eingeschrieben wer den), verbundene Bitleitungen auf ein mittleres oder Zwischenpotential V_H gesetzt und anschließend in einen potentialfreien Zustand versetzt, während 0 V an mit Speicherzellen, in welche "1"-Daten eingeschrieben wer den, verbundene Bitleitungen angelegt wird. Wenn daher eine nichtgewählte Bitleitung, auf welcher keine Daten eingeschrieben werden sollen, zwischen Bitleitungen eingefügt ist, auf denen "1"-Daten eingeschrieben wer den sollen, verringert sich das Zwischenpotential der nichtgewählten Bitleitung, die auf dem Zwischenpoten tial gehalten werden soll, aufgrund der kapazitiven Kopplung. Dies kann zu Dateneinschreibfehlern in den mit der nichtgewählten Bitleitung verbundenen Speicher zellen führen. Auch wenn dabei keine Einschreibfehler hervorgerufen werden, ändert sich der Schwellenwert je der Speicherzelle, wodurch die Zuverlässigkeit beein trächtigt wird.

Das erwähnte kapazitive Kopplungsstörsignal zwischen Bitleitungen ist nicht auf NAND-Zellen-EEPROMs be schränkt, sondern entsteht gleichermaßen bei NOR-Typ- EEPROMs und UV-löschbaren EEPROMs. Zudem verstärkt sich das Problem des Störsignals mit einer Erhöhung der Pac kungsdichte.

Wie vorstehend beschrieben, stellt bei herkömmlichen EEPROMs, EPROMs und dgl. mit zunehmender Packungsdichte das kapazitive Kopplungsstörsignal zwischen Bitleitun gen ein ernsthaftes Problem bezüglich der Charakteri stika oder Eigenschaften der Speicheranordnung dar.

In der DE 32 07 485 C2 ist eine nichtflüchtige Halblei ter-Speicheranordnung beschrieben, die sich durch eine sog. Spannungsanhebungseinheit zum Anheben einer ersten Pegelspannung V_P auf eine zweite Pegelspannung V_H aus zeichnet. Außerdem hat diese bekannte nichtflüchtige Halbleiter-Speicheranordnung mehrere Verteilungseinhei ten, die mit der Spannungsanhebungseinheit verbunden sind, um die zweite Pegelspannung V_H auf jede Leitung wenigstens der mehreren Zeilenleitungen oder der mehre ren Spaltenwählleitungen zu verteilen, wobei jede Ver teilungsleitung die zweite Pegelspannung nur dann an die entsprechende Leitung legt, wenn diese entsprechen de Leitung gewählt ist.

Weiterhin ist in der EP 0 018 774 A1 eine Programmier schaltung für einen programmierbaren Festwertspeicher beschrieben. Diese Programmierschaltung umfaßt wenig stens eine Schaltereinrichtung zur Durchführung eines Programmes an einer gewählten Bitleitung, einen Bit- Decodierer, der mit Steuereingängen der Schalterein richtung verbunden ist, um eine Bitleitung abhängig von Adreßsignalen zu wählen, die durch den Bit-Decodierer eingegeben sind, und eine Steuerstromspeiseeinrichtung zum Einspeisen eines Steuerstromes in die Steuereingän ge der Schaltereinrichtung.

Es ist Aufgabe der vorliegenden Erfindung, eine nicht flüchtige Halbleiter-Speicheranordnung zu schaffen, bei welcher der Einfluß der kapazitiven Kopplung zwischen Bitleitungen verringert ist.

Diese Aufgabe wird erfindungsgemäß durch eine Halblei ter-Speicheranordnung mit den im Patentanspruch 1 ange gebenen Merkmalen gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Beispielsweise werden in einer Datenausleseope ration nichtgewählte Bitleitungen, die zwischen sich eine durch eine Adresse gewählte Bitleitung einschlie ßen, durch die an jeder Bitleitung angeordnete Vorauf ladeeinheit im voraus auf Massepotential gesetzt. Ge nauer gesagt: bevor eine Wortleitung potentialmäßig ansteigt, werden nichtgewählte Bitleitungen entspre chend einem Adreßerfassungsergebnis auf 0 V geändert. Mit dieser Operation kann in einer Datenausleseope ration, wenn eine gewählte, auf 5 V zu haltende Bit leitung zwischen Bitleitungen eingefügt ist, deren Potentiale auf 0 V geändert sind, eine Senkung des Potentials der auf 5 V zu haltenden Bitleitung verhindert und damit auch ein Auslesefehler vermieden werden.

In einem Dateneinschreibzyklus werden alle Bitleitun gen, einschließlich der nichtgewählten Bitleitungen, auf ein vorbestimmtes Potential, nämlich ein mittleres oder Zwischenpotential zwischen einem Stromguellenpotential und einem hohen Potential für eine Einschreiboperation, voraufgeladen. Danach werden für Dateneinschreibung be nutzte gewählte Bitleitungen entsprechend den Eingangs- oder Eingabedaten entladen. In diesem Fall werden Aufladekreise für nichtgewählte Bitleitungen, die jeweils an den mittels einer Adresse gewählten Bitleitungen anliegen bzw. an diese angrenzen, im EIN-Zustand gehalten. Auf diese Weise werden während der Einschreiboperation die Auf ladekreise betätigt gehalten, ohne die nichtgewählten Bitleitungen, die auf dem Zwischenpotential bleiben sollen, in einen potentialfreien Zustand zu versetzen. Hierdurch wird eine Senkung des Potentials jeder nicht gewählten Bitleitung aufgrund des kapazitiven Kopplungs störsignals vermieden, das dann hervorgerufen wird, wenn benachbarte Bitleitungen auf 0 V geändert werden; auf diese Weise werden Einschreibfehler verhindert.

Im folgenden sind bevorzugte Ausführungsformen der Er findung anhand der Zeichnung näher erläutert. Es zei gen:

Fig. 1 ein Blockschaltbild des Aufbaus eines Teils einer Kern- oder Hauptschaltung eines EEPROMs gemäß einer Ausführungsform der Erfindung,

Fig. 2 ein Blockschaltbild des Aufbaus des rest lichen Teils der Kernschaltung nach Fig. 1,

Fig. 3 ein Zeitsteuerdiagramm für die erste Hälfte eines Auslesezyklus beim EEPROM der Ausfüh rungsform nach Fig. 1,

Fig. 4 ein Zeitsteuerdiagramm für die zweite Hälfte des Auslesezyklus bei der Ausführungsform nach Fig. 1,

Fig. 5 ein Blockschaltbild des Aufbaus eines Teils einer Kernschaltung eines EEPROMs gemäß einer anderen Ausführungsform der Erfindung,

Fig. 6 ein Blockschaltbild des Aufbaus des rest lichen Teils der Kernschaltung nach Fig. 5,

Fig. 7 ein Zeitsteuerdiagramm für die erste Hälfte eines Auslesezyklus beim EEPROM der Ausfüh rungsform nach Fig. 5,

Fig. 8 ein Zeitsteuerdiagramm für die zweite Hälfte des Auslesezyklus bei der Ausführungsform nach Fig. 5,

Fig. 9 ein Blockschaltbild des Aufbaus eines Teils einer Kernschaltung einer Ausführungsform, bei welcher ein Dateneinschreib-Steuerkreis teil zum EEPROM nach den Fig. 5 und 6 hinzu gefügt ist,

Fig. 10 ein Blockschaltbild des Aufbaus des restli chen Teils der Kernschaltung nach Fig. 9,

Fig. 11 ein Zeitsteuerdiagramm für die erste Hälfte eines Einschreibzyklus bei der Ausführungs form nach Fig. 9,

Fig. 12 ein Zeitsteuerdiagramm für die zweite Hälfte des Einschreibzyklus bei der Ausführungs form nach Fig. 9,

Fig. 13 ein Blockschaltbild des Aufbaus eines Teils einer Kernschaltung eines EEPROMs gemäß noch einer anderen Ausführungsform der Erfindung,

Fig. 14 ein Schaltbild des Aufbaus eines Zellen arrayabschnitts der Kernschal tung nach Fig. 13,

Fig. 15 ein Blockschaltbild des Aufbaus des restli chen Teils der Kernschaltung nach Fig. 13,

Fig. 16 ein Zeitsteuerdiagramm für die erste Hälfte eines Auslesezyklus beim EEPROM der Ausfüh rungsform nach Fig. 13,

Fig. 17 ein Zeitsteuerdiagramm für die erste Hälfte des Auslesezyklus bei der Ausführungsform nach Fig. 13,

Fig. 18 ein Zeitsteuerdiagramm für die zweite Hälfte des Auslesezyklus beim EEPROM gemäß Fig. 13,

Fig. 19 ein Zeitsteuerdiagramm für die zweite Hälfte des Auslesezyklus bei der Ausführungsform nach Fig. 13,

Fig. 20 ein Zeitsteuerdiagramm für die erste Hälfte eines Einschreibzyklus des EEPROMs der Aus führungsform nach Fig. 13,

Fig. 21 ein Zeitsteuerdiagramm für die erste Hälfte des Einschreibzyklus bei der Ausführungsform nach Fig. 13,

Fig. 22 ein Zeitsteuerdiagramm für die zweite Hälfte des Einschreibzyklus beim EEPROM nach Fig. 13 und

Fig. 23 ein Zeitsteuerdiagramm für die zweite Hälfte des Einschreibzyklus bei der Ausführungsform nach Fig. 13.

In einem Kernschaltungsteil eines EEPROMs nach den Fig. 1 und 2 sind zahlreiche Bitlei tungen BL (BL₀, BL₁, . . . , BL_n) und zahlreiche Wortlei tungen WL (WL₀, WL₁, . . . , WL_m) einander schneidend oder überkreuzend angeordnet; an den jeweiligen Schnitt punkten sind Speicherzellen MC_ÿ (i = 0, 1, . . . , m; j = 0, 1, . . . , n) angeordnet, wodurch ein Speicherzellen array gebildet ist. Jede Speicherzelle MC_ÿ besteht aus einer elektrisch löschbaren, programmierbaren nicht flüchtigen Halbleiter-Speicherzelle eines FETMOS-Typs mit einem Floating Gate und einem Steuergate, die unter Isolierung auf einem Halbleiter substrat schichtartig übereinander angeordnet sind. Steuergate und Drainelektrode jeder Speicherzelle sind jeweils mit der betreffenden Wortleitung WL bzw. der Bitleitung BL verbunden.

Mit dem einen Ende jeder Bitleitung BL ist ein Flip floptyp-Leseverstärker S/A (S/A0, S/A1, . . . , S/An) zum Auslesen/Einschreiben von Daten verbunden. Der Knoten punkt des Leseverstärkers S/A ist mit Dateneingabe/aus gabeleitungen I/O und I/OB über ein Transfergate oder -gatter verbunden, das durch ein Spaltenwählsignal CSL (CSL₀, CSL₁, . . . , CSL_n) gesteuert wird. Die Datenein gabe/ausgabeleitungen I/O und I/OB sind jeweils mit ex ternen Dateneingabe- bzw. -ausgabeklemmen über einen Daten eingabepuffer bzw. einen Datenausgabepuffer verbunden.

Durch PMOS-Transistoren gebildete Ausleseaufladetran sistoren Q₀₂, Q₂₂, . . . , Q₁₂, Q₃₂, . . . sowie durch NMOS- Transistoren gebildete Ausleseentladetransistoren Q₀₁, Q₂₁, . . . , Q₁₁, Q₃₁, . . . sind jeweils an die Bitleitun gen BL angeschlossen. Diese Transistoren dienen als Einrichtungen zum Voraufladen der Bitleitungen BL auf vorbestimmte Potentiale zwecks Durchführung von Daten ausleseoperationen.

Die Ausleseaufladetransistoren Q₀₂, Q₂₂, . . . , Q₁₂, Q₃₂, . . . sind Transistoren zum Voraufladen der Bitleitungen BL auf ein Auslesepotential V_R (d. h. auf ein externes Stromversorgungspotential). Die mit den ungeradzahligen Bitleitungen BL₁, BL₃, . . . verbundenen Transi storen Q₁₂, Q₃₂ . . . werden gleichzeitig durch ein Steuersignal PREB angesteuert. Die mit den geradzah ligen Bitleitungen BL₀, BL₂, . . . verbundenen Transistoren Q₀₂, Q₂₂, . . . werden durch ein anderes Steuersignal PREA gleichzeitig angesteuert. Die Steuer signale PREA und PREB werden durch Detektieren bzw. Er fassen einer Änderung einer Eingangsadresse gewonnen. Diese Steuersignale dienen zum Steuern des Potentials der Bitleitungen BL in Abhängigkeit davon, ob eine Adresse die ungeradzahligen oder geradzahligen Bitlei tungen BL bezeichnet.

Die Ausleseentladetransistoren Q₀₁, Q₂₁, . . . , Q₁₁, Q₃₁, . . . sind Transistoren, um die nichtgewählten Bitleitun gen im voraus auf Massepotential zu setzen. Die Tran sistoren Q₁₁, Q₃₁, . . . , die mit den ungeraden Bit leitungen BL₁, BL₃, . . . verbunden sind, werden gleich zeitig durch ein Steuersignal SETB angesteuert. Die mit den geraden Bitleitungen BL₀, BL₂, . . . verbun denen Transistoren Q₁,Q₂₁ . . . werden durch ein ande res Steuersignal SETA gleichzeitig angesteuert. Diese Steuersignale SETA und SETB dienen auch als Signale zum Steuern oder Einstellen der Potentiale der Bitleitungen BL in Abhängigkeit davon, ob eine Adresse die ungeraden oder die geraden Bitleitungen BL bezeichnet.

Obgleich ein Bitleitungspotential-Steuerschaltungsteil zur Durchführung der Dateneinschreiboperationen in den Fig. 1 und 2 nicht dargestellt ist, ist dieser Schal tungsteil später näher beschrieben.

Im folgenden ist eine Datenausleseoperation beim EEPROM mit dem vorstehend beschriebenen Aufbau erläutert.

Die Zeitsteuerdiagramme der Fig. 3 und 4 veranschau lichen jeweils die ersten bzw. späteren oder zweiten Hälften eines Auslesezyklus. insbesondere veranschau licht Fig. 3 einen Zustand, in welchem die geraden Bitleitungen gewählt sind; Fig. 4 zeigt einen Zustand, in welchem die ungeraden Bitleitungen gewählt sind.

Da in einem Anfangszustand beide Steuersignale PREA und PREB auf Vcc, d. h. den hohen Pegel "H" gesetzt sind, befinden sich alle Ausleseaufladetransistoren Q₀₂, Q₂₂, . . . , Q₁₂, Q₃₂, . . . im Sperrzustand (AUS). Da außerdem die beiden Steuersignale SETA und SETB auf Vcc gesetzt sind, sind alle Ausleseentladetransistoren Q₀₁, Q₂₁, . . . , Q₁₁, Q₃₁, . . . durchgeschaltet. Infolgedessen sind alle Bitleitungen BL auf das Stromquellen- oder -ver sorgungspotential Vss (normal Massepotential) gesetzt.

Ein Chip-Freigabesignal ändert sich vom hohen Pegel "H" auf den niedrigen Pegel "L", wobei eine Zeilen adresse und eine Spaltenadresse dem Chip von außen her eingegeben werden. Im Chip werden Adreßänderungsdetek toren betätigt, um einen Zeilenadreßänderungsdetek tionsimpuls und einen Spaltenadreßänderungsdetektions impuls zu erzeugen.

Bei Betätigung der Adreßänderungsdetektoren auf diese Weise werden die geraden Bitleitungen durch die ein gegebene Zeilenadresse gewählt, wobei sich das Signal SETA unter den Steuersignalen SETA und SETB von Vcc auf Vss ändert, um die an die geraden Bitleitungen BL₀, BL₂, . . . angeschlossenen Ausleseentladetransistoren Q₀₁, Q₂₁, . . . zum Sperren zu bringen. Gleichzeitig wird das Signal PREA unter den Steuersignalen PREA und PREB auf Vss gesetzt, um die mit den geraden Bitleitungen BL₀, BL₂, . . . verbundenen Ausleseaufladetransistoren Q₁₂, Q₃₂, . . . durchzuschalten und damit die geraden Bitleitungen BL₀, BL₂, . . . auf das Auslesepotential V_R voraufzuladen. Die ungeraden Bitleitungen BL₁, BL₃, werden auf Vss gehalten, weil die Entladetransistoren Q₁₁, Q₃₁, . . . durchgeschaltet bleiben.

Wenn sich die mittels der Zeilenadresse gewählte Wort leitung WL₀ von Vss auf Vcc ändert, nachdem die ge raden Bitleitungen BL₀, BL₂, . . . auf das Auslesepoten tial VR voraufgeladen worden sind, werden Daten nur aus den Speicherzellen MC₀₀, MC₀₂, . . . , MC_0n-1 ausgelesen, die längs der mit den geraden Bitleitungen BL₀, BL₂, . . . verbundenen Wortleitung WL0 angeordnet sind. Aus den mit den ungeraden, nichtgewählten Bitleitungen BL₁, BL₃, . . . , die durch die gleiche Wortleitung WL0 ange steuert sind, verbundenen Speicherzellen MC₀₁, MC₀₃, . . . , MC_0n werden keine Daten ausgelesen, weil die nichtgewählten Bitleitungen BL₁, BL₃, . . . im voraus auf Vss festgelegt oder fixiert worden sind. Eine solche Operation ist deshalb möglich, weil jede Speicherzelle durch einen nicht flüchtigen Halbleiterspeicher eines nichtlöschenden Auslesetyps, im Gegensatz zu einem DRAM oder dergl., gebildet ist.

Die zu den geraden Bitleitungen BL₀, BL₂, . . . ausge lesenen Daten werden jeweils durch die Leseverstärker S/A0, S/A2, . . . erfaßt. Wenn ein durch die Spaltenadres se gewähltes Spaltenwählsignal CSL₀ auf den Pegel "H" gesetzt ist, werden die durch den Leseverstärker S/A0 verriegelten Daten vom Ausgangs- oder Ausgabepuffer über die Eingabe/Ausgabeleitungen I/O und I/OB ausge geben. Wenn sich die Spaltenadresse ändert, erfaßt der Spaltenadreßänderungsdetektor diese Änderung, um die nächste Spaltenwählleitung CSL₂ auf den Pegel "H" zu setzen. Als Ergebnis werden die durch den Leseverstär ker S/A2 verriegelten Daten ausgegeben. Anschließend wird eine fortlaufende Spaltenauslesung bezüglich der geraden Bitleitungen auf die gleiche Weise, wie oben beschrieben, durchgeführt. Die Datenausleseoperation bis zu diesem Punkt ist in Fig. 3 gezeigt.

Wenn sich die Zeilenadresse ändert, erfaßt der Zeilen adreßänderungsdetektor diese Änderung zwecks Erzeugung eines Adreßänderungsdetektionsimpulses. Anschließend wird wiederum ab dem Wählen der geraden oder ungeraden Bitleitungen eine Datenausleseoperation eingeleitet. Fig. 4 veranschaulicht einen Fall, in welchem die unge raden Bitleitungen gewählt sind. In diesem Fall sind - im Gegensatz zur obigen Beschreibung - die geraden Bitleitungen BL₀, BL_2,, . . . auf Vss festgelegt, wobei Daten aus den mit den ungeraden Bitleitungen BL₁, BL₃, . . . verbundenen Speicherzellen ausgelesen werden. Fig. 4 veranschaulicht einen Fall, in welchem die Wortlei tung WL₀ gewählt oder angesteuert ist. In diesem Fall werden die Daten der Speicherzellen MC₀₁, MC₀₃, . . . zu den geraden Bitleitungen BL₁, BL₂, . . . ausgelesen. Wenn das Spaltenwählsignal SCL₁ auf den hohen Pegel "H" gesetzt ist, werden die Daten des Lesever stärkers S/A1 ausgegeben. Wenn sich anschließend die Zeilenadresse ändert und das Spaltenwählsignal CSL₃ auf den Pegel "H" gesetzt ist, werden die Daten des Leseverstärkers S/A3 ausgegeben. Im Anschluß hieran wird die fortlaufende Spaltenausleseoperation bezüglich der ungeraden Bitleitungen auf die gleiche Weise, wie oben beschrieben, durchgeführt.

Wenn bei dieser Ausführungsform, wie oben beschrieben, die ungeraden oder ungeradzahligen Bitleitungen entspre chend einer Adresse gewählt oder angesteuert sind, wer den die geraden oder geradzahligen, nichtgewählten Bitleitungen auf Vss gesetzt, bevor eine Wortleitung selektiv angesteuert wird. Wenn auf ähnliche Weise die geraden Bitleitungen gewählt sind, werden die ungeraden Bitleitungen im voraus als nichtgewählte Bitleitungen auf Vss gesetzt. Da sich die nichtgewählten Bitleitun gen nicht vom Voraufladepotential Vcc auf 0 V ändern, wird daher in einer Datenausleseoperation, im Gegensatz zur herkömmlichen Speicheranordnung, das Voraufladepo tential der gewählten Bitleitungen zwischen den nicht gewählten Bitleitungen durch eine kapazitive Kopplung nicht gesenkt oder verringert. Hierdurch werden in zu verlässiger Weise Operationsfehler vermieden.

Die Fig. 5 und 6 veranschaulichen den Aufbau eines Haupt- oder Kernschaltungsteils eines EEPROMs gemäß einer anderen Ausführungsform der Erfindung. Dabei sind "ungerade" oder "ungeradzahlige" Bitleitungen BL_0A, BL_1A, . . . , BL_nA (Index "A" bezeichnet "ungerade") und "gerade" oder "geradzahlige" Bitleitungen BL_0B, BL_1B, . . . , BL_nB (Index "B" bezeichnet "gerade") jeweils paarig oder paarweise angeordnet, um Leseverstärker S/A0, S/A1, . . . , S/An gemeinsam zu belegen. Die Anordnungen von Speicherzellen MC_ÿA und MC_ÿB sowie eines Zellenarrays entsprechen denen bei der vorher beschriebenen Ausfüh rungsform. Ähnlich wie bei der vorher beschriebenen Ausführungsform sind Ausleseentladetransistoren Q_01A, Q_11A, . . . , Q_n1A und Q_01B, Q_11B, . . . , Q_n1B,die jeweils durch verschiedene Steuersignale SETA und SETB in Ab hängigkeit von der Wahl ungerader oder gerader Bitlei tungen gesteuert werden, jeweils an die betreffenden Bitleitungen angeschlossen.

Die leseverstärkerseitigen Enden der betreffenden Bit leitungen BL sind paarweise mit den Leseverstärkern S/A0, S/A1, . . . , S/An über Wählgate- oder -gattertran sistoren Q_03A, Q_13A, . . . , Q_n3A und Q_03B, Q_13B, . . . , Q_n3B zum Wählen der geraden oder ungeraden Bitleitungen verbunden. Die Wählgatetransistoren Q_03A, Q_13A, . . . , Q_n3A und Q_03B, Q_13B, . . . , Q_n3B werden jeweils durch verschiedene Steuersignale SELA und SELB gesteuert, die durch Adressen bestimmt sind. Durch PMOS-Transistoren gebildete Ausleseaufladetransistoren Q₀₂, Q₁₂ . . . , Q_n2 sind jeweils an den Stellen angeordnet, an denen die Bitleitungen in Paaren angeordnet sind.

Die Fig. 7 und 8 sind Zeitsteuerdiagramme für einen Auslesezyklus beim EEPROM gemäß dieser Ausführungs form.

In einem Anfangszustand sind ein Transistorsteuersi gnal PRE für die Aufladetransistoren auf dem Pegel "H" und die Steuersignale SELA und SELB für die Wählgates auf dem Pegel "L"; die Steuersignale SETA und SETB für die Entladetransistoren finden sich auf dem Pegel "H", so daß alle Bitleitungen BL, ähnlich wie bei der vorher beschriebenen Ausführungsform, auf das Stromversorgungs potential Vss (normalerweise Massepotential) gesetzt sind.

Ein Chipfreigabesignal ändert sich vom Pegel "H" auf den Pegel "L", wobei eine Zeilenadresse und eine Spal tenadresse von außen her dem Chip eingegeben werden. Im inneren des Chips werden Adreßänderungsdetektoren be tätigt, um einen Zeilenadreßänderungs- und einen Spal tenadreßänderungs-Detektionsimpuls zu erzeugen.

Wenn die Adreßänderungsdetektoren auf diese Weise be tätigt werden und die ungeraden Bitleitungen durch die eingegebene Zeilenadresse gewählt sind, än dert sich das Signal SETA unter den Steuersignalen SETA und SETB von Vcc auf Vss. Als Ergebnis werden die mit den ungeraden Bitleitungen BL_0A, BL_1A, . . . , BL_nA ver bundenen Ausleseentladetransistoren Q₀₁, Q₂₁, . . . zum Sperren gebracht. Gleichzeitig wird das Steuersignal PRE auf Vss gesetzt, während das Signal SELB unter den Wählgatesteuersignalen SELA und SELB auf den Pegel "H" gesetzt wird. Infolgedessen werden die mit den ungera den Bitleitungen BL_0A, BL_1A, . . . verbundenen Wählgate transistoren Q_03A, Q_13A, . . . durchgeschaltet, wodurch die ungeraden Bitleitungen BL_0A, BL_1A, . . . auf ein Aus lesepotential V_R voraufgeladen werden. Die geraden Bit leitungen BL_0B, BL_1B, . . . bleiben auf Vss.

Wenn sich die durch die Zeilenadresse gewählte Wortlei tung WL0 von Vss auf Vcc ändert, nachdem die ungeraden Bitleitungen BL_0A, BL_1A, . . . auf das Auslesepotential V_R vor aufgeladen worden sind, werden Daten aus den Speicherzellen MC_00A, MC_01A, . . . , MC_0nA ausgelesen, die längs der mit den ungeraden Bitleitungen BL_0A, BL_1A, . . . verbundenen Wortleitung WL₀ angeordnet sind. Aus den mit den nichtgewählten Bitleitungen BL_0B, BL_1B, . . . , die durch die gleiche Wortleitung WL₀ angesteuert werden, verbundenen Speicherzellen MC_00B, MC_01B, MC_0nB werden keine Daten ausgelesen.

Die zu den ungeraden Bitleitungen BL_0A, BL_1A, . . . aus gelesenen Daten werden jeweils durch Leseverstärker S/A0, S/A1, . . . erfaßt. Wenn ein Spaltenwählsignal CSL₀ auf den Pegel "H" gesetzt ist, werden die vom Leseverstärker S/A0 verriegelten Daten von einem Aus gabepuffer über Eingabe/Ausgabeleitungen I/O und I/OB ausgegeben. Wenn sich die Spaltenadresse ändert und der Spaltenadreßänderungsdetektor diese Änderung fest stellt, um eine nächste Spaltenwählleitung CSL₁ auf den Pegel "H" zu setzen, werden die vom Lese verstärker S/A1 verriegelten Daten ausgegeben. Anschlie ßend erfolgt eine fortlaufende Spaltenausleseoperation bezüglich der ungeraden Bitleitungen auf die gleiche Weise, wie sie vorstehend in Verbindung mit der vor herigen Ausführungsform beschrieben worden ist.

Wenn sich die Zeilenadresse ändert, erfaßt außerdem der Zeilenadreßänderungsdetektor diese Änderung unter Er zeugung eines Impulses. Anschließend wird eine Daten ausleseoperation erneut ab dem Wählen der geraden oder ungeraden Bitleitungen eingeleitet. Fig. 8 veranschau licht einen Fall, in welchem die geraden Bitleitungen gewählt sind. In diesem Fall sind im Gegensatz zur obi gen Beschreibung die ungeraden Bitleitungen BL_0A, BL_1A, . . . auf Vss festgelegt, wobei Daten aus den mit den ge raden Bitleitungen BL_0B, BL_1B, . . . verbundenen Speicher zellen ausgelesen werden. Wenn die Wortleitung WL₀ ge wählt oder angesteuert ist, werden - ähnlich wie im oben beschriebenen Fall - die Daten der Speicherzellen MC_00B, MC_01B, . . . zu den geraden Bitleitungen BL_0B, BL_1B, . . . ausgelesen. Wenn das Spaltenwählsignal CSL₀ auf den Pegel "H" gesetzt ist, werden die Daten des Leseverstärkers S/A0 ausgegeben. Anschließend kann auf oben beschriebene Weise eine fortlaufende Spaltenaus leseoperation bezüglich der geraden oder geradzahligen Bitleitungen durchgeführt werden.

Bei der Ausführungsform gemäß den Fig. 5 und 6 teilen sich zwei Bitleitungen in einen Leseverstärker, und nichtgewählte Bitleitungen sind auf Vss festgelegt, wenn die geraden oder ungeraden Bitleitun gen gewählt sind. Die Erfindung ist jedoch auch auf einen Fall anwendbar, in welchem eine von zwei ver schiedene zweckmäßige Zahl von Bitleitungen, z. B. vier oder acht Bitleitungen, sich in einen Leseverstärker teilen bzw. diesen gemeinsam belegen und eine Auslese operation durch Wählen bzw. Ansteuern einer dieser Bit leitungen durchgeführt wird.

Die Fig. 9 und 10 veranschaulichen eine Ausführungs form, bei welcher für das Einschreiben oder Einlesen von Daten erforderliche Schaltungen zum EEPROM gemäß der Ausführungsform der Fig. 5 und 6 hinzugefügt sind. Zusätzlich zur Ausgestaltung gemäß der Ausführungsform nach den Fig. 5 und 6 umfaßt diese Ausführungsform Ein schreibaufladetransistoren Q_04A, . . . , Q_n4A und Q_04B, . . . , Q_n4B, die durch NMOS-Transistoren gebildet und je weils mit Bitleitungen BL verbunden sind. Diese Ein schreibaufladetransistoren Q_04A, . . . , Q_n4A und Q_04B, . . . , Q_n4B sind angeordnet oder ausgelegt, um ein Po tential V_H (vorzugsweise eine mittlere Spannung zwi schen einem Stromversorgungspotential Vcc und einem hohen Potential Vpp, das in einer Einschreiboperation an die Wortleitungen WL angelegt ist), das höher ist als das Stromversorgungspotential Vcc, an die Bitlei tungen BL anzulegen. Von diesen Transistoren werden die mit den ungeraden Bitleitungen verbundenen Transistoren Q_04A, . . . , Q_n4A durch ein Steuersignal WSELA gleichzei tig gesteuert, während die mit den geraden Bitleitungen verbundenen Transistoren Q_04B, . . . , Q_n4B durch ein an deres Steuersignal WSELB gesteuert werden.

Die Einschreibsteuersignale WSELA und WSELB dienen zum Ansteuern der Einschreibaufladetransisto ren Q_04A, . . . , Q_n4A und Q_04B, . . . , Q_n4B für das Vorauf laden aller Bitleitungen auf das mittlere oder Zwi schenpotential V_H, bevor Einschreibdaten von Lesever stärkern den Bitleitungen zugespeist werden, und zum Setzen der gewählten Bitleitungen (z. B. der ungeraden oder ungeradzahligen Bitleitungen) in einen potential freien ( bzw. floating) Zustand, während kontinuierlich das Zwischenpotential V_H an die nichtgewählten Bitleitungen (z. B. die geraden oder geradzahligen Bitleitungen) an gelegt wird, in einer Dateneinschreiboperation.

Die Fig. 11 und 12 sind Zeitsteuerdiagramme für die er sten bzw. zweiten Hälften eines Dateneinschreibzyklus beim EEPROM gemäß dieser Ausführungsform. Im folgen den ist anhand der Fig. 11 und 12 eine Einschreibope ration im einzelnen erläutert.

Wenn sich ein Chip-Freigabesignal und ein Einschreib- Freigabesignal vom Pegel "H" auf den Pegel "L" ändern, wird eine Einschreiboperation gestartet. Im ersten Schritt werden von Eingabe- und Ausgabepuffern zuge speiste Daten über Eingabe/Ausgabeleitungen I/O und I/OB in Leseverstärker S/A0, S/A1, . . . , S/An einge schrieben. Wenn insbesondere gemäß Fig. 11 Spaltenwähl signale CSL₀, CSL₁, . . . entsprechend einer Spalten adresse sequentiell auf den Pegel "H" gesetzt werden, werden synchron mit diesen Signaländerungen seriell Daten sequentiell in die Leseverstärker eingeschrieben. Wenn (n + 1) Leseverstärker vorgesehen sind, wird die oben beschriebene Operation wiederholt, bis Daten in den n-ten Leseverstärker eingeschrieben sind.

Während diese Dateneinschreiboperation bezüglich der Leseverstärker durchgeführt wird, ändern sich die bei den Einschreibsteuersignale WSELA und WSELB von Vss auf VH+ α (α= eine Spannung, die der Schwellenspannung der Einschreibaufladetransistoren Q_04A, . . . , Q_n4A und Q_04B, . . . , Q_n4B äquivalent ist), wobei alle Bitleitungen BL auf das Zwischenpotential V_H voraufgeladen werden.

Nachdem die Daten in den n-ten Leseverstärker S/An ein geschrieben sind, wird eines der Einschreibsteuersigna le WSELA und WSELB entsprechend einer Zeilenadresse auf Vss gesetzt. Fig. 12 veranschaulicht einen Fall, in welchem Daten auf den ungeraden Bitleitungen BL_0A, . . . , BL_nA eingeschrieben werden. In diesem Fall ist das Steuersignal WSELA auf Vss gesetzt. Infolgedessen werden die mit den ungeraden Bitleitungen BL_0A, . . . , BL_nA verbundenen Einschreibaufladetransistoren Q_04A, . . . , Q_n4A zum Sperren gebracht. Mit dieser Ope ration werden in Übereinstimmung mit den im voraus zu den Leseverstärkern S/A0, . . . , S/An übertragenen Daten die ungeraden Bitleitungen BL_0A, . . . , BL_nA auf Vss in einer "1"-Dateneinschreiboperation oder V_H in einer "0"-Dateneinschreiboperation gesetzt.

Wenn sich anschließend die gewählte Wortleitung WL₀ von Vss auf das Einschreibpotential V_pp ändert, werden Elektronen in die Floating Gates der mit den Bitleitun gen von den ungeraden Bitleitungen BL_0A, . . . , BL_nA, die sich auf Vss befinden, verbundenen Speicherzellen in jiziert, wodurch eine "1"-Dateneinschreiboperation abgeschlossen wird. Da während dieser Zeitspanne die Aufladetransistoren Q_04B, Q_n4B durchgeschaltet bleiben, werden sämtliche geraden Bitleitungen BL_0B, . . . , BL_nB nicht in einen potentialfreien Zustand ver setzt, sondern auf dem Zwischenpotential V_H festgelegt.

Wenn eine Dateneinschreiboperation bezüglich der ge raden oder geradzahligen Bitleitungen BL_0B, . . . , BL_nB durchgeführt werden soll, sind im Gegensatz zur oben beschriebenen Operation alle nichtgewählten un geraden Bitleitungen BL_0A, . . . , BL_nA während der Ein schreiboperation auf das Zwischenpotential V_H festge legt.

Bei dieser Ausführungsform sind abwechseln de bzw. jeweils zweite nichtgewählte Bitleitungen wäh rend einer Einschreiboperation auf diese Weise auf das Zwischenpotential V_H festgelegt. Da nichtgewählte Bit leitungen, die auf das Zwischenpotential V_H voraufge laden sind, nicht auf einen potentialfreien Zustand ge ändert werden, wird im Gegensatz zur bisherigen Spei cheranordnung das Potential jeder nichtgewählten Bit leitung zwischen gewählten Bitleitungen, die sich zur Durchführung einer "1"-Dateneinschreiboperation auf Vss ändern, nicht verringert.

Im folgenden ist eine Ausführungsform beschrieben, bei welcher die Erfindung auf einen NAND-Zellentyp-EEPROM angewandt ist.

Die Fig. 13 bis 15 veranschaulichen einen Kernschal tungsteil des NAND-Zellentyp-EEPROMs gemäß dieser Aus führungsform. Fig. 13 veranschaulicht die Anordnung oder den Aufbau von Bitleitungsendabschnitten, welche den leseverstärkerseitigen Bitleitungsenden der Schal tung gegenüberliegen. Fig. 14 veranschaulicht den Auf bau eines Zellenarrays. Fig. 15 veranschaulicht den Aufbau der leseverstärkerseitigen Bitleitungsenden.

Gemäß Fig. 14 ist jede NAND-Zelle durch z. B. mehrere (gemäß Fig. 14 acht) FETMOS-Typ-Speicherzellen gebil det, die so in Reihe geschaltet sind, daß benachbarte Speicherzellen jeweils Source- und Drainelektroden ge meinsam nutzen. Die Drainanschlüsse der NAND-Zellen sind mit Bitleitungen BL über Wählgates oder -gatter verbunden, die durch Wählgateleitungen SG_D0, SG_D1, . . . gesteuert werden. Die Sourceanschlüsse der NAND-Zellen sind mit gemeinsamen Source- bzw. Quellenleitungen über Wählgates verbunden, die durch bzw. über Wählgateleitungen SG_S0, SG_S1, . . . gesteuert werden. Die in einer Richtung ausgerichteten, die Bit leitungen BL kreuz enden Steuergates der Speicherzellen sind zur Bildung von Wortleitungen WL zusammengeschal tet.

Ähnlich wie bei der vorher beschriebenen Ausführungs form sind gemäß Fig. 13 Ausleseentladetransistoren Q_01A, . . . , Q_n1A, Q_01B, Q_n1B und Einschreibaufla detransistoren Q_04A, . . . , Q_n4A, Q_04B, . . . , Q_n4B an den Bitleitungsenden angeordnet, die den leseverstärkersei tigen Bitleitungsenden des Zellenarrays gegenüberlie gen.

Ähnlich wie bei der vorherigen Ausführungsform sind die leseverstärkerseitigen Bitleitungsenden des Zellen arrays über Wählgatetransistoren Q_03A, . . . , Q_n3A, Q_03B, . . . , Q_n3B in Paaren zusammengefaßt, wobei Ausleseauf ladetransistoren Q₀₂, . . . , Q_n2 jeweils mit den paarigen Bitleitungsenden verbunden sind (vgl. Fig. 15).

Jeder Leseverstärker S/A0, . . . , S/An ist durch ein Flipflop aus einer Kombination von zwei getakteten CMOS-invertern gebildet.

Die Fig. 16 bis 19 veranschaulichen in Zeitsteuerdia grammen einen Auslesezyklus beim NAND-Zellen-EEPROM gemäß dieser Ausführungsform. Die Fig. 16 und 17 ver anschaulichen die erste Hälfte, die Fig. 18 und 19 die zweite Hälfte des Auslesezyklus. Zur Erleichterung des Verständnisses der Zeitsteuerung des Auslesezyklus ver anschaulicht jede der Fig. 16 und 19 die Wellenformen eines Chip-Freigabesignals sowie von Zeilen- und Spal tenadreßsignalen. Im folgenden ist anhand dieser Zeit steuerdiagramme eine Ausleseoperation erläutert.

Wenn sich das Chip-Freigabesignal vom Pegel "H" auf den Pegel "L" ändert und Zeilen- und Spaltenadressen von außen her in den Chip eingegeben werden, werden inner halb des Chips Adreßänderungsdetektoren betätigt, um jeweils einen Zeilenadreßänderungs- bzw. einen Spalten adreßänderungs-Detektionsimpuls (vgl. Fig. 16) zu er zeugen.

Wenn mittels der Zeilenadresse Daten aus den mit un geraden Bitleitungen BL_0A, . . . , BL_nA verbundenen Spei cherzellen ausgelesen werden sollen, werden gerade Bit leitungen BL_0B, . . . , BL_nB während einer Ausleseopera tion auf einem Massepotential gehalten. Genauer gesagt: von den Steuersignalen SETA und SETB ändert sich das Signal SETA von Vcc auf Vss in Abhängigkeit von der Zeilenadresse, so daß die mit den ungeraden Bitleitun gen BL_0A, . . . , BL_nA verbundenen Ausleseentladetransi storen Q_01A, . . . , Q_n1A zum Sperren gebracht werden. Gleichzeitig wird ein Steuersignal PRE auf Vss gesetzt. Als Ergebnis wird von den Steuersignalen SELA und SELB für Bitleitungswählgates das Signal SELA auf den Pegel "H" gesetzt, wodurch die Wählgatetransistoren Q_03A, . . . , Q_n3A, die mit den ungeradend Bitleitungen BL_0A, . . . , BL_0A, verbunden sind, durchgeschaltet werden. Mit dieser Operation werden die ungeraden Bitleitungen BL_0A, . . , BL_nA auf ein Auslesepotential V_R voraufge laden. Die geraden Bitleitungen BL_0B, BL_nB blei ben auf Vss.

Die Leseverstärker S/A0, . . . , S/An werden in einen in aktiven Zustand versetzt, bevor die Daten der Speicher zellen zu den Bitleitungen ausgelesen werden. Diese Operation erfolgt durch Änderung der Leseverstärker- Steuersignale SEN und RLCH von Vcc auf Vss und Änderung der Steuersignale SENB und RLCHB von Vss auf Vcc. Es ist darauf hinzuweisen, daß nach dem Voraufladen der ungeraden Bitleitungen BL_0A, . . . , BL_nA auf das Auslese potential V_R zum initialisieren der Leseverstärker das Steuersignal SEN von Vss auf Vcc geändert und auf Vss rückgeführt werden kann, während das Steuersignal RLCHB synchron damit von Vcc auf Vss geändert und auf Vcc zurückgeführt wird.

Anschließend gehen die nichtgewählten, durch die Zei lenadresse bestimmten Wortleitungen, d. h. Wortleitun gen WL₀₁ bis WL₀₇ gemäß Fig. 17 und Wählgateleitungen SG_S0 und SG_D0von Vss auf Vcc über, während eine ge wählte Wortleitung WL₀₀ auf Vss gehalten wird bzw. bleibt. Beispielsweise wird die Schwellenspannung je der Speicherzelle in einer "1"-Datenausleseoperation so eingestellt, daß sie innerhalb des Bereichs zwischen 0,5 V und 3,5 V liegt, und in einer "0"-Datenauslese operation auf -0,1 V oder weniger eingestellt. Mit die ser Einstellung werden Daten aus Speicherzellen MC_00A, . . . , MC_0nA von längs der gewählten Wortleitung WL₀₀ angeordneten Speicherzellen MC_00A, MC_00B, . . , MC_0nA, MC_0nB, die mit den ungeraden Bitleitungen BL_0A, . . . , BL_nA verbunden sind, ausgelesen, und zwar durch Setzen der gewählten Wortleitung WL₀₀ auf Vss = 0 V und Setzen der nichtgewählten Wortleitungen WL₀₁ bis WL₀₇ und der Wählgateleitungen SG_S0 und SG_D0 auf Vcc = 5 V. Da auch die nichtgewählten Bitleitungen BL_0B, . . . , BL_nB auf Vss festgelegt sind, werden keine Daten aus den Speicherzel len MC_00B, . . . , MC_0nB ausgelesen, die an den Schnitt- oder Kreuzungspunkten der gewählten Wortleitung WL₀₀ angeordnet sind.

Wenn die Leseverstärker S/A0, . . . , S/An aktiviert wer den, d. h. die Steuersignale SEN und RLCH auf Vcc und die Signale SENB und RLCHB auf Vss gesetzt sind, werden die auf diese Weise zu den ungeraden Bit leitungen BL_0A, . . . , BL_nA ausgelesenen Daten durch die betreffenden Leseverstärker S/A0, . . . , S/An verriegelt.

Wenn ein Spaltenwählsignal CSL₀ auf den Pegel "H" ge setzt ist, werden die vom Leseverstärker S/A0 verrie gelten Daten von einem Ausgabepuffer über Eingabe/Aus gabeleitungen I/O und I/OB ausgegeben. Wenn sich die Spaltenadresse ändert und der Spaltenadreßänderungs detektor diese Änderung erfaßt, um eine nächste Spal tenwählleitung CSL₁ auf den Pegel "H" zu setzen, werden die vom Leseverstärker S/A1 verriegelten Daten ausge geben. Anschließend wird eine kontinuierliche oder fortlaufende Spaltenausleseoperation bezüglich der un geraden Bitleitungen auf die gleiche Weise, wie für die vorherige Ausführungsform beschrieben, durchgeführt.

Wenn sich die Zeilenadresse ändert, erfaßt weiterhin der Zeilenadreßänderungsdetektor diese Änderung unter Erzeugung eines Impulses. Sodann wird wiederum von der Wahl der geraden oder ungeraden Bitleitungen aus eine Ausleseoperation eingeleitet. Die Fig. 18 und 19 ver anschaulichen einen Fall, in welchem die geraden Bit leitungen gewählt sind. In diesem Fall sind im Gegen satz zu obiger Beschreibung die ungeraden Bitleitungen BL_0A, . . . , BL_nA, . . . auf Vss festgelegt, und Daten wer den aus den mit den geraden Bitleitungen BL_0B, BL_nB verbundenen Speicherzellen ausgelesen. Wenn - ähn lich wie bei der oben beschriebenen Operation - die Wortleitung WL₀₀ gewählt ist, werden die Daten der Speicherzellen MC_00B, . . . , MC_0nB zu den Bitleitungen BL_0B, . . . , BL_nB ausgelesen. Wenn das Spaltenwählsignal CSL₀ auf den Pegel "H" gesetzt ist, werden die Daten des Leseverstärkers S/A0 ausgegeben. Anschließend kann auf die gleiche Weise, wie oben beschrieben, eine fort laufende Spaltenausleseoperation bezüglich der geraden Bitleitungen durchgeführt werden.

Während der oben beschriebenen Ausleseoperation können die Pegel "H" und "L" besitzende Potentiale BITH und BITL jedes Leseverstärkers jeweils auf Vcc bzw. Vss gesetzt werden.

Nachstehend ist eine Dateneinschreiboperation bei die ser Ausführungsform anhand der Fig. 20 bis 23 beschrie ben.

Die Fig. 20 und 21 veranschaulichen die erste Hälfte, die Fig. 22 und 23 die zweite Hälfte eines Einschreib zyklus. Zur Erleichterung des Verständnisses der Zeit steuerung des Einschreibzyklus veranschaulicht jede der Fig. 20 bis 23 ein Chip-Freigabesignal CE, ein Ein schreibfreigabesignal WE, Eingabedaten Din sowie Zei len- und Spaltenadressen.

Wenn sich das Chip-Freigabesignal und das Einschreib freigabesignal vom hohen Pegel "H" auf den niedri gen Pegel "L" ändern, wird eine Einschreiboperation gestartet. im ersten Schritt werden Daten von den Ein gabe- und Ausgabepuffern über die Eingabe/Ausgabelei tungen I/O und I/OB in die Leseverstärker S/A0, . . . , S/An eingeschrieben. Wenn insbesondere gemäß Fig. 21 die Spaltenwählsignale CSL₀, CSL₁, . . . nach Maßgabe der Spaltenadresse sequentiell auf den Pegel "H" gesetzt sind, werden synchron mit diesen Signal änderungen serielle Daten sequentiell in die Lesever stärker eingeschrieben. Wenn (n + 1) Leseverstärker vorgesehen sind, wird diese Operation wiederholt, bis Daten in den n-ten Leseverstärker eingeschrieben sind.

Während diese Dateneinschreiboperation bezüglich der Leseverstärker durchgeführt wird, ändern sich die bei den Einschreibsteuersignale WSELA und WSELB von Vss auf VH+α, wobei alle Bitleitungen BL auf ein mittleres oder Zwischenpotential V_H, das höher ist als Vcc, voraufge laden werden.

Nachdem Daten in den n-ten Leseverstärker S/An einge schrieben sind, wird eines der Einschreibsteuersignale WSELA und WSELB gemäß der Zeilenadresse auf Vss ge setzt. Fig. 22 veranschaulicht einen Fall, in welchem Daten auf den ungeraden Bitleitungen BL_0A, . . , BL_nA eingeschrieben werden. In diesem Fall ist das Steuersignal WSELA auf Vss gesetzt. Als Ergebnis werden die mit den ungeraden Bitleitungen BL_0A, . . . , BL_nA ver bundenen Einschreibaufladetransistoren Q_04A, Q_n4A zum Sperren gebracht. Bei dieser Operation werden die ungeraden Bitleitungen BL_0A, . . . , BL_nA nach Maßgabe der im voraus zu den Leseverstärkern S/A0, . . . , S/An über tragenen Daten auf Vss (in einer "1"-Dateneinschreib operation) oder V_H (in einer "0"-Dateneinschreibopera tion) gesetzt.

Anschließend ändert sich die gewählte Wortleitung WL₀₀ von Vss auf ein Einschreibpotential Vpp, während die anderen Wortleitungen WL₀₁ bis WL₀₇ und die Wähl gateleitung SG_D0 an der Drainseite von Vss auf VH+α übergehen. Dabei findet eine Elektroneninjektion bzw. eine "1"-Dateneinschreiboperation in bezug auf die Floating Gates der Speicherzellen statt, die mit Bitleitungen der auf Vss gesetzten ungeraden Bitleitungen BL_0A, . . . , BL_nA verbunden sind. Während dieser Zeitspanne sind sämtliche geraden Bitleitungen BL_0B . . . , BL_nB nicht in einen potentialfreien Zustand versetzt, sondern auf das Zwischenpotential V_H festgelegt, weil die Aufladetransistoren Q_04B, . . . , Q_n4B durchgeschaltet bleiben.

Wenn andererseits eine Dateneinschreiboperation bezüg lich der geraden Bitleitungen BL_0B, BL_nB durchge führt werden soll, werden während der Ein schreiboperation alle nichtgewählten geraden Bitleitun gen BL_0A, . . . , BL_nA auf das Zwischenpotential V_H fest gelegt.

Während der obigen Dateneinschreiboperation kann das niedrige Potential BITL jedes Leseverstärkers auf Vss gesetzt sein.

Die vorstehend beschriebenen Ausführungsformen bezie hen sich lediglich auf EEPROMs. Die Erfindung ist jedoch effektiv auch auf UV-löschbare EEPROMs anwend bar.

Wie vorstehend beschrieben, wird mit der Erfindung eine höchst zuverlässige nichtflüchtige Halbleiter-Speicher anordnung geschaffen, bei welcher eine große Minderung des Einflusses eines kapazitiven Störsignals erzielbar ist, das in einer Datenauslese/einschreiboperation zwi schen benachbarten Bitleitungen entsteht.

Claims

1. Nichtflüchtige Halbleiter-Speicheranordnung, umfas send:

- eine Anzahl von Bitleitungen (BL₀, BL₁, . . . ), die nach Maßgabe einer eingegebenen Adresse wählbar sind,
- eine Anzahl von die Bitleitungen überkreuzend an geordneten Wortleitungen (WL₀, WL₁, . . ),
- eine Anzahl von löschbaren, programmierbaren nichtflüchtigen Halbleiter-Speicherzellen (MC), die an einer Vielzahl von Schnittpunkten zwischen den Bitleitungen und Wortleitungen angeordnet und über die Wortleitungen für Datenaustausch mit den Bitleitungen ansteuerbar sind, und
- eine Anzahl von jeweils mit den betreffenden Bit leitungen verbundenen Leseverstärkern (S/A0, S/A1, . . . ) zum Erfassen von Daten der durch die Wortleitungen gewählten Speicherzellen,
gekennzeichnet durch
- mit den Bitleitungen verbundene Voraufladeeinhei ten (Q₀₁, Q₂₁, . . . , Q₁₁, Q₃₁, . . . , Q₀₂, Q₂₂, . , Q₁₂, Q₃₂, . . . ) zum selektiven Festlegen der Bit leitungen auf einem vorbestimmten Potential, ab hängig von der eingegebenen Adresse.

2. Speicheranordnung nach Anspruch 1, dadurch gekenn zeichnet, daß die Voraufladeeinheiten (Q₀₁, Q₂₁, . . . , Q₁₁, Q₃₁, . . . , Q₀₂, Q₂₂, . . . , Q₁₂, Q₃₂, . . . ) Einheiten zum Festlegen der Bitleitungen zumindest jede zweite Bitleitung, auf einem vorbestimmten Po tential aufweisen.

3. Speicheranordnung nach Anspruch 1, dadurch gekenn zeichnet, daß die Voraufladeeinheiten Einheiten (Q₀₂, Q₂₂, . . . , Q₁₂, Q₃₂, . . . ) zum Anlegen eines Datenauslesepotentials an die Bitleitungen, zumin dest jede zweite Bitleitung, für die Durchführung einer Datenausleseoperation und Einheiten (Q₀₁, Q₂₁, . . . , Q₁₁, Q₃₁, . . . ) zum Festlegen der durch die Adresse nicht gewählten Bitleitungen auf einem vom Datenauslesepotential verschiedenen Abschirm potential umfassen.

4. Speicheranordnung nach Anspruch 1, dadurch gekenn zeichnet, daß die Voraufladeeinheiten umfassen:
mindestens erste und zweite Paare von die Bit leitungen überkreuzend angeordneten Steuerleitungen (SETA, SETB; PREA, PREB);
eine Anzahl von ersten Schalttransistoren (Q₀₂, Q₂₂, . . . , Q₁₂, Q₃₂, . . . ), die an einer Vielzahl von Schnittpunkten zwischen den Bitleitungen und dem ersten Paar Steuerleitungen (PREA, PREB) an zumin dest jeder zweiten Bitleitung angeordnet und mit den Bitleitungen und Steuerleitungen verbunden sind, zum selektiven Anschließen der mit einer des ersten Paars Steuerleitungen verbundenen Bitleitun gen und der mit der anderen des ersten Paars ver bundenen Bitleitungen an ein Datenauslesepotential zur Durchführung einer Datenausleseoperation, und
eine Anzahl von zweiten Schalttransistoren (Q₀₁, Q₁₁, . . . , Q₂₁, . . . ), die an einer Vielzahl von Schnittpunkten zwischen den Bitleitungen und dem zweiten Paar Steuerleitungen (SETA, SETB) an zumin dest jeweils zweiten Bitleitungen angeordnet und mit den Bitleitungen und Steuerleitungen verbunden sind, zum selektiven Anschließen der mit einer des zweiten Paars Steuerleitungen verbundenen Bitlei tungen und der mit der anderen des zweiten Paars verbundenen Bitleitungen an ein Abschirmpotential, das niedriger ist als das Datenauslesepotential.

5. Speicheranordnung nach Anspruch 1 oder 4, dadurch gekennzeichnet, daß die Voraufladeeinheiten umfas sen:
ein Paar von die Bitleitungen überkreuzend ange ordneten Schreibsteuerleitungen (WSELA, WSELB), und
eine Anzahl von Einschreibaufladetransistoren (Q_04A . . . , Q_n4A, Q_04B . . . ,Q_n04B) , die an den Schnittpunkten zwischen den Bitleitungen und dem Paar von Schreibsteuerleitungen (WSELA, WSELB), zu mindest an jeder zweiten Bitleitung, angeordnet und mit den Bitleitungen und den Schreibsteuerleitungen verbunden sind, zum Setzen der gewählten Bitleitun gen auf ein Zwischenpotential für die Durchführung einer Dateneinschreiboperation, wobei die Ein schreibaufladetransistoren durch verschiedene Steu ersignale, die durch Erfassung einer Adreßänderung erhalten werden, für jede andere Bitleitung nach Maßgabe der eingegebenen Adresse steuerbar sind, wobei die mit den gewählten Bitleitungen verbunde nen Einschreibaufladetransistoren von einer Daten einschreiboperation gesperrt werden und die mit den nichtgewählten Bitleitungen verbundenen Einschrei baufladetransistoren während der Dateneinschreib operation durchgeschaltet gehalten bleiben.

6. Speicheranordnung nach einem der vorhergehenden An sprüche, dadurch gekennzeichnet, daß die Lesever stärker eine Anzahl von jeweils an die Bitleitungen angeschlossenen Leseverstärkern (S/A0, S/A1, . . . ) umfassen.

7. Speicheranordnung nach Anspruch 1, dadurch gekenn zeichnet, daß die Voraufladeeinheiten eine Anzahl von zwischen die Bitleitungen und die Leseverstär ker (S/A0, S/A1, . . . ) geschalteten Schalttransisto ren ((Q_03A, Q_03B, Q_13A, Q_13B, . . . ) und Einheiten (SELA, SELB) zum Ansteuern der Schalttransistoren, zumindest jeweils jedes zweiten, aufweisen und daß die Leseverstärker eine Anzahl von Leseverstärkern umfassen, die jeweils an benachbarte zwei der Schalttransistoren angeschlossen sind.

8. Speicheranordnung nach Anspruch 1, dadurch gekenn zeichnet, daß die Voraufladeeinheiten (Q₀₁, Q₂₁, . . . , Q₁₁, Q₃₁, . . . , Q₀₂, Q₂₂, . . . , Q₁₂, Q₃₂, . . . ) durch ein durch Erfassen einer eingegebenen Adresse erhaltenes Steuersignal steuerbar sind, um selektiv nicht gewählte Bitleitungen auf ein vorbestimmtes Potential festzulegen, und daß die Voraufladeein heiten eine Anzahl von Ausleseaufladetransistoren (Q₀₂, Q₁₂) zum Setzen der gewählten Bitleitungen auf ein vorbestimmtes Auslesepotential für die Durchführung einer Datenausleseoperation und eine Anzahl von Ausleseentladetransistoren (Q₀₁, Q₁₁) zum Setzen der nichtgewählten Bitleitungen auf ein Massepotential während einer Ausleseoperation umfas sen, die Ausleseaufladetransistoren und Ausleseent ladetransistoren durch verschiedene Steuersignale, die durch Erfassen einer Änderung der Adresse erhal ten sind, für jede zweite Bitleitung nach Maßgabe der eingegebenen Adresse steuerbar sind und die Ausleseentladetransistoren im Durchschaltzustand haltbar sind, um die nichtgewählten Bitleitungen vor und während einer Datenausleseoperation auf dem Massepotential zu halten.

9. Speicheranordnung nach Anspruch 1, dadurch gekenn zeichnet, daß die Voraufladeeinheiten (Q₀₁, Q₂₁, . . . , Q₁₁, Q₃₁, . . . , Q₀₂, Q₂₂, . . . , Q₁₂, Q₃₂, . . . ) durch ein durch Erfassen einer eingegebenen Adresse er haltenes Steuersignal gesteuert sind, um selektiv nicht gewählte Bitleitungen auf einem vorbestimmten Potential festzulegen, und daß die Voraufladeein heiten eine Anzahl von Einschreibaufladetransisto ren (Q_04A, . . . , Q_n4A, Q_04B, . . . , Q_n04B) zum Setzen der gewählten Bitleitungen auf ein Zwischenpotential für die Durchführung einer Dateneinschreiboperation umfassen, wobei die Einschreibaufladetransistoren durch verschiedene Steuersignale, die durch Erfas sung einer Adreßänderung erhalten werden, für jede andere Bitleitung nach Maßgabe der eingegebenen Adresse steuerbar sind, wobei die mit den gewählten Bitleitungen verbundenen Einschreibaufladetransi storen vor einer Dateneinschreiboperation gesperrt werden und die mit den nichtgewählten Bitleitungen verbundenen Einschreibaufladetransistoren während der Dateneinschreiboperation durchgeschaltet gehal ten bleiben.

10. Speicheranordnung nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, daß die nicht flüchtigen Halbleiter-Speicherzellen elektrisch löschbare, programmierbare nichtflüchtige Halblei ter-Speicherzellen (MC) sind, die in Reihen von Einheiten aus einer Anzahl von Zellen zur Bildung von NAND-Zellen geschaltet sind.