KR20030055998A - 피크 전류를 감소시킬 수 있는 프리차지 회로 및 이를구비하는 반도체 메모리장치 - Google Patents

피크 전류를 감소시킬 수 있는 프리차지 회로 및 이를구비하는 반도체 메모리장치 Download PDF

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피크 전류를 감소시킬 수 있는 프리차지 회로 및 이를 구비하는 반도체 메모리장치가 개시된다. 상기 프리차지 회로는, 하나의 워드라인에 연결되는 복수개의 메모리셀들의 비트라인 쌍들을 프리차지시키는 반도체 메모리장치의 프리차지 회로에 있어서, 상기 비트라인 쌍들에 연결되는 복수개의 프리차지 부들, 및 상기 프리차지 부들에 연결되고, 프리차지 신호에 응답하여 상기 비트라인 쌍들이 모두 프리차지되도록 제어하며 어드레스에 응답하여 선택되지 않는 비트라인 쌍들은 프리차지 상태가 그대로 유지되도록 제어하는 제어회로를 구비하는 것을 특징으로 한다. 바람직한 실시예에 따르면 상기 제어회로는 상기 프리차지 신호와 상기 어드레스의 각 비트를 논리곱하여 상기 제어신호를 발생하는 복수개의 논리곱 회로들을 구비한다. 상기 어드레스는 상기 반도체 메모리장치의 외부에서 인가되는 칼럼 어드레스가 디코드된 어드레스이다.

Description

피크 전류를 감소시킬 수 있는 프리차지 회로 및 이를 구비하는 반도체 메모리장치{Precharge circuit for reducing peak current and semiconductor memory device including the same}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 프리차지 회로에 관한 것이다.
반도체 메모리장치에서는 파우워 노이즈(Power noise)에 의한 오동작을 방지하는 것이 매우 중요하다. 반도체 메모리장치가 동작할 때 그 동작에 의하여 노이즈를 발생시키는 원인은 여러 가지가 있으나, 그중 대표적인 원인으로서는 어떤 회로에서 디스차지(Discharge)된 부분들을 동시에 프리차지(Precharge)시키는 수간에 발생하는 피크 전류(Peak current)에 기인하는 것이다.
특히 메모리셀 어레이 내에서 비트셀, 즉 메모리셀의 데이터를 비트라인 쌍을 통해 읽어내는 구조에서는 큰 피크 전류가 발생할 가능성이 매우 높다.
도 1은 종래의 프리차지 회로를 포함하는 반도체 메모리장치를 나타내는 블록도이다. 여기에서는 반도체 메모리장치가 스태틱 램(SRAM)인 경우가 도시된다.
도 1을 참조하면, 하나의 워드라인(WL)에 복수개의 메모리셀들(M1,..,Mn)이 연결되고 메모리셀들에는 복수개의 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB)이 연결된다.
프리차지 회로(13)는 프리차지 동작시에 프리차지 신호(PCH)에 응답하여 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB)을 모두 전원전압(VDD) 레벨로 프리차지시킨다. 다음에 독출동작시에 워드라인(WL)이 활성화되면 메모리셀들(M1,..,Mn)에 저장된 데이터가 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB)을 통해 읽혀진다. 이때 프리차지되어 있던 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB)은 디스차지되며, 독출동작이 끝나면 프리차지 회로(13)에 의해 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB)이 다시 프리차지된다. 여기에서 프리차지 신호(PCH)는 프리차지 동작 동안 소정의 일정한 폭을 갖는 펄스신호이다.
그런데 상기와 같은 종래의 프리차지 회로를 포함하는 반도체 메모리장치에서는, 디스차지 동작 및 프리차지 동작이 하나의 워드라인(WL)에 연결된 모든 메모리셀들(M1,..,Mn)의 모든 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB)에서 동시에 일어나므로 상당한 양의 피크 전류가 발생된다. 이로 인하여 반도체 메모리장치의 파우워 라인에서 노이즈가 발생될 수 있으며 이에 의해 반도체 메모리장치의 오동작이 유발될 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 반도체 메모리장치에서 피크 전류를 감소시킬 수 있는 프리차지 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 피크 전류를 감소시킬 수 있는 프리차지 회로를 구비하는 반도체 메모리장치를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 프리차지 회로를 포함하는 반도체 메모리장치를 나타내는 블록도이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리장치를 나타내는 블록도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 프리차지 회로는, 하나의 워드라인에 연결되는 복수개의 메모리셀들의 비트라인 쌍들을 프리차지시키는 반도체 메모리장치의 프리차지 회로에 있어서, 상기 비트라인 쌍들에 연결되는 복수개의 프리차지 부들; 및 상기 프리차지 부들에 연결되고, 프리차지 신호에 응답하여 상기 비트라인 쌍들이 모두 프리차지되도록 제어하며 어드레스에 응답하여 선택되지 않는 비트라인 쌍들은 프리차지 상태가 그대로 유지되도록 제어하는 제어회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면 상기 제어회로는 상기 프리차지 신호와 상기 어드레스의 각 비트를 논리곱하여 상기 제어신호를 발생하는 복수개의 논리곱 회로들을 구비한다. 상기 어드레스는 상기 반도체 메모리장치의 외부에서 인가되는 칼럼 어드레스가 디코드된 어드레스이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 하나의 워드라인; 상기 하나의 워드라인에 연결되는 복수개의 메모리셀들; 상기 메모리셀들에 연결되는 복수개의 비트라인 쌍들; 및 프리차지 동작시에는 상기 복수개의 비트라인 쌍들을 모두 프리차지시키고 기입 및 독출동작시에는 선택되지 않는 비트라인 쌍들의 프리차지 상태를 그대로 유지시키는 프리차지 회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면 상기 프리차지 회로는, 상기 비트라인 쌍들에 연결되는 복수개의 프리차지 부들; 및 상기 프리차지 부들에 연결되고, 상기 프리차지 동작시에는 프리차지 신호에 응답하여 상기 비트라인 쌍들이 모두 프리차지되도록 제어하며 상기 기입 및 독출동작시에는 어드레스에 응답하여 선택되지 않는 비트라인 쌍들은 프리차지 상태가 그대로 유지되도록 제어하는 제어회로를 구비한다.
상기 제어회로는 상기 프리차지 신호와 상기 어드레스의 각 비트를 논리곱하여 상기 제어신호를 발생하는 복수개의 논리곱 회로들을 구비한다. 상기 어드레스는 상기 반도체 메모리장치의 외부에서 인가되는 칼럼 어드레스가 디코드된 어드레스이다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예들을 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리장치를 나타내는 블록도이다. 여기에서는 반도체 메모리장치가 스태틱 램(SRAM)인 경우가 도시된다.
도 2를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리장치는, 워드라인(WL), 하나의 워드라인(WL)에 연결되는 복수개의 메모리셀들(M1,..,Mn), 메모리셀들(M1,..,Mn)에 연결되는 복수개의 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB), 및 프리차지 신호(PCH)와 어드레스(YA0,..,YAn)에 응답하는 프리차지 회로(23)을 구비한다.
특히 프리차지 회로(23)는 프리차지 동작시에는 프리차지 신호(PCH)에 응답하여 복수개의 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB)을 모두 전원전압(VDD) 레벨로 프리차지시키고 기입 및 독출동작시에는 어드레스(YA0,..,YAn)에 응답하여 선택되지 않는 비트라인 쌍들에 대해서는 프리차지 상태를 그대로 유지시킨다. 어드레스(YA0,..,YAn)는 반도체 메모리장치의 외부에서 인가되는 칼럼 어드레스가 디코드된 어드레스이다.
좀더 상세하게는, 프리차지 회로(23)는 복수개의 프리차지 부들(231,233) 및 제어회로(235)를 구비한다.
프리차지 부들(231,233)은 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB)에 연결되고 제어회로(235)의 출력신호들에 의해 제어된다. 프리차지 부들(231,233) 각각은 등화기(231b,233b), 제1프리차지 부(231a,233a), 및 제2프리차지 부(231c,233c)를 포함한다.
등화기(231b,233b)는 피모스 트랜지스터로 구성되고 제어회로(235)의 대응되는 출력신호에 응답하여 비트라인 쌍을 등화시킨다. 제1프리차지 부(231a,233a)는 피모스 트랜지스터로 구성되고 제어회로(235)의 대응되는 출력신호에 응답하여 비트라인 쌍의 하나, 즉 비트라인(BL1,BLn)을 전원전압(VDD) 레벨로 프리차지시킨다. 제2프리차지 부(231c,233c)는 피모스 트랜지스터로 구성되고 제어회로(235)의 대응되는 출력신호에 응답하여 비트라인 쌍의 다른 하나, 즉 상보 비트라인(BL1B,BLnB)을 전원전압(VDD) 레벨로 프리차지시킨다.
제어회로(235)는 프리차지 동작시에는 프리차지 신호(PCH)에 응답하여 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB)이 모두 프리차지되도록 프리차지 부들(231,233)을 제어한다. 또한 제어회로(235)는 기입 및 독출동작시에는 어드레스(YA0,..,YAn)에 응답하여 선택되지 않는 비트라인 쌍들은 프리차지 상태가 그대로 유지되도록 프리차지 부들(231,233)을 제어한다.
제어회로(235)는 프리차지 신호(PCH)와 어드레스(YA0,..,YAn)의 각 비트를 논리곱하는 복수개의 논리곱 회로들(235a,235b)을 구비한다.
동작을 좀더 설명하면, 프리차지 동작시에는 프리차지 신호(PCH)가 논리"로우"가 되고 이에 따라 등화기(231b,233b), 제1프리차지 부(231a,233a), 및 제2프리차지 부(231c,233c)가 모두 턴온된다. 따라서 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB)이 모두 전원전압(VDD) 레벨로 프리차지된다.
다음에 독출동작시에 (PCH는 논리"하이"가 됨) 워드라인(WL)이 활성화되면 메모리셀들(M1,..,Mn)에 저장된 데이터가 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB)을통해 읽혀진다. 이때 어드레스(YA0,..,YAn)에 의해 선택되는 비트라인 쌍은 디스차지되지만 선택되지 않는 비트라인 쌍들은 프리차지 상태가 그대로 유지된다.
예컨대 어드레스의 비트(YA0) 만이 논리"하이"이고 나머지 비트들은 논리"로우"인 경우에는, 프리차지 부(231)만이 턴오프되고 나머지 프리차지 부들(233)은 모두 턴온 상태를 그대로 유지한다. 따라서 비트라인 쌍(BL1/BL1B)은 소정의 경로(미도시)를 통해 디스차지되지만 나머지 비트라인 쌍들은 프리차지 상태가 그대로 유지된다. 이에 따라 독출동작이 끝난 다음에는 비트라인 쌍(BL1/BL1B)만을 프리차지시키고 나머지 비트라인 쌍들에 대해서는 프리차지 상태가 그대로 유지된 상태이므로 다시 프리차지시킬 필요가 없다.
이와 같이 본 발명에 따른 반도체 메모리장치에서는, 비트라인 쌍들(BL1/BL1B,..,BLn/BLnB)중 일부에 대해서만 프리차지 동작이 이루어지므로 피크 전류가 상당히 감소된다. 따라서 파우워 라인에서 발생되는 노이즈가 크게 감소되며 결국 반도체 메모리장치의 오동작이 방지될 수 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 프리차지 회로 및 이를 구비하는 반도체 메모리장치는 피크 전류를 감소시키며 따라서 파우워 라인에서 발생되는 노이즈를 감소시켜 반도체 메모리장치의 오동작을 방지하는 장점이 있다.

Claims (14)

  1. 하나의 워드라인에 연결되는 복수개의 메모리셀들의 비트라인 쌍들을 프리차지시키는 반도체 메모리장치의 프리차지 회로에 있어서,
    상기 비트라인 쌍들에 연결되는 복수개의 프리차지 부들; 및
    상기 프리차지 부들에 연결되고, 프리차지 신호에 응답하여 상기 비트라인 쌍들이 모두 프리차지되도록 제어하며 어드레스에 응답하여 선택되지 않는 비트라인 쌍들은 프리차지 상태가 그대로 유지되도록 제어하는 제어회로를 구비하는 것을 특징으로 하는 프리차지 회로.
  2. 제1항에 있어서, 상기 각각의 프리차지 부는,
    상기 제어회로에서 발생되는 제어신호에 응답하여 해당 비트라인 쌍을 등화시키는 등화기;
    상기 제어신호에 응답하여 상기 해당 비트라인 쌍의 하나를 전원전압 레벨로 프리차지시키는 제1프리차지 부; 및
    상기 제어신호에 응답하여 상기 해당 비트라인 쌍의 다른 하나를 전원전압레벨로 프리차지시키는 제2프리차지 부를 구비하는 것을 특징으로 하는 프리차지 회로.
  3. 제2항에 있어서, 상기 제어회로는,
    상기 프리차지 신호와 상기 어드레스의 각 비트를 논리곱하여 상기 제어신호를 발생하는 복수개의 논리곱 회로들을 구비하는 것을 특징으로 하는 프리차지 회로.
  4. 제1항에 있어서, 상기 어드레스는 상기 반도체 메모리장치의 외부에서 인가되는 칼럼 어드레스가 디코드된 어드레스인 것을 특징으로 하는 프리차지 회로.
  5. 하나의 워드라인;
    상기 하나의 워드라인에 연결되는 복수개의 메모리셀들;
    상기 메모리셀들에 연결되는 복수개의 비트라인 쌍들; 및
    프리차지 동작시에는 상기 복수개의 비트라인 쌍들을 모두 프리차지시키고 기입 및 독출동작시에는 선택되지 않는 비트라인 쌍들의 프리차지 상태를 그대로 유지시키는 프리차지 회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 프리차지 회로는,
    상기 비트라인 쌍들에 연결되는 복수개의 프리차지 부들; 및
    상기 프리차지 부들에 연결되고, 상기 프리차지 동작시에는 프리차지 신호에 응답하여 상기 비트라인 쌍들이 모두 프리차지되도록 제어하며 상기 기입 및 독출동작시에는 어드레스에 응답하여 선택되지 않는 비트라인 쌍들은 프리차지 상태가 그대로 유지되도록 제어하는 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제6항에 있어서, 상기 각각의 프리차지 부는,
    상기 제어회로에서 발생되는 제어신호에 응답하여 해당 비트라인 쌍을 등화시키는 등화기;
    상기 제어신호에 응답하여 상기 해당 비트라인 쌍의 하나를 전원전압 레벨로 프리차지시키는 제1프리차지 부; 및
    상기 제어신호에 응답하여 상기 해당 비트라인 쌍의 다른 하나를 전원전압 레벨로 프리차지시키는 제2프리차지 부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 상기 제어회로는,
    상기 프리차지 신호와 상기 어드레스의 각 비트를 논리곱하여 상기 제어신호를 발생하는 복수개의 논리곱 회로들을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제6항에 있어서, 상기 어드레스는 상기 반도체 메모리장치의 외부에서 인가되는 칼럼 어드레스가 디코드된 어드레스인 것을 특징으로 하는 반도체 메모리장치.
  10. 하나의 워드라인;
    상기 하나의 워드라인에 연결되는 복수개의 메모리셀들;
    상기 메모리셀들에 연결되는 복수개의 비트라인 쌍들; 및
    상기 비트라인쌍들에 연결되고, 프리차지 신호에 응답하여 상기 비트라인 쌍들을 모두 프리차지시키며 어드레스에 응답하여 선택되지 않는 비트라인 쌍들에 대해서는 프리차지 상태를 그대로 유지시키는 프리차지 회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제10항에 있어서, 상기 프리차지 회로는,
    상기 비트라인 쌍들에 연결되는 복수개의 프리차지 부들; 및
    상기 프리차지 부들에 연결되고, 프리차지 동작시에는 상기 프리차지 신호에 응답하여 상기 비트라인 쌍들이 모두 프리차지되도록 제어하며 기입 및 독출동작시에는 상기 어드레스에 응답하여 선택되지 않는 비트라인 쌍들은 프리차지 상태가 그대로 유지되도록 제어하는 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제11항에 있어서, 상기 각각의 프리차지 부는,
    상기 제어회로에서 발생되는 제어신호에 응답하여 해당 비트라인 쌍을 등화시키는 등화기;
    상기 제어신호에 응답하여 상기 해당 비트라인 쌍의 하나를 전원전압 레벨로 프리차지시키는 제1프리차지 부; 및
    상기 제어신호에 응답하여 상기 해당 비트라인 쌍의 다른 하나를 전원전압 레벨로 프리차지시키는 제2프리차지 부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제12항에 있어서, 상기 제어회로는,
    상기 프리차지 신호와 상기 어드레스의 각 비트를 논리곱하여 상기 제어신호를 발생하는 복수개의 논리곱 회로들을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제10항에 있어서, 상기 어드레스는 상기 반도체 메모리장치의 외부에서 인가되는 칼럼 어드레스가 디코드된 어드레스인 것을 특징으로 하는 반도체 메모리장치.
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