KR100449272B1 - 기입 동작시 펄스된 워드 라인 기능을 갖는 스태틱 램 - Google Patents

기입 동작시 펄스된 워드 라인 기능을 갖는 스태틱 램 Download PDF

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Abstract

본 발명의 스태틱 랜덤 액세스 메모리(static random access memory : SRAM)는 외부로부터 입력되는 어드레스 신호의 상태가 천이될 때 제 1 검출 신호를 발생하는 어드레스 천이 검출 회로와; 기입 동작 모드를 알리는 신호의 액티브 상태가 천이될 때 제 2 검출 신호를 발생하는 기입 활성화 신호 검출 회로와; 외부로부터 데이터가 입력될 때 이를 검출하여 제 3 검출 신호를 발생하는 데이터 천이 검출 회로와; 상기 검출 신호들 중 어느 하나라도 활성화될 때, 상기 어드레스 신호에 의해서 어드레싱되는 워드 라인을 활성화시키기 위한 제 1 활성화 신호를 발생하고, 상기 제 1 활성화 신호가 지연된 신호와 그것을 조합한 제 2 활성화 신호를 발생하는 회로와; 상기 제 2 활성화 신호를 입력받아 상기 어드레싱된 워드 라인이 비활성화되는 것을 검출한 제 4 검출 신호를 발생하는 제 4 검출 회로 및; 상기 제 4 검출 신호에 응답하여 상기 어드레스 신호에 의해서 어드레싱되는 비트 라인쌍을 프리 챠아지하는 프리 챠아지 회로를 포함한다.

Description

기입 동작시 펄스된 워드 라인 기능을 갖는 스태틱 램{static random access memory device with pulsed word line function at write of operation}
본 발명은 스태틱 램 장치에 관한 것으로서, 구체적으로는 펄스된 워드 라인 신호 (pulsed word line signal : PWL)에 의해서 기입 동작이 수행되는 스태틱 램 (static RAM : SRAM)에 관한 것이다.
도 1은 통상적인 스태틱 램의 비트 라인쌍과 메모리 셀의 접속 관계를 보여 주는 회로도이다. 기입 동작시 발생하는 DC 전류는 통상적으로 도 1의 점선으로 표시된 바와같이 형성된 패스들 (I1) 및 (I2)을 통해 흐른다. 예를들면, 메모리 셀에 데이터 '1', 즉 노드 A를 하이 상태로 변화시키면, 이는 워드 라인 (WL1)이 하이 레벨로 활성화되고 열 선택 신호 (CSL)가 하이 레벨로 활성화되어 입력 데이터, 즉 노드 (DB)가 하이가 되고 그 결과 상기 노드 A가 하이가 된다. 반면, 노드 B는 로우 레벨로 되고 스태틱 DC 전류 (static DC current)는 점선으로 표시된 패스들 (I1) 및 (I2)를 따라 흐른다.
실질적으로 독출 모드 (read mode)에서는 펄스된 워드 라인 개념을 적용하여 DC 전류를 감소시키는 구조를 사용한다. 그러나, 기입 모드 (write mode)에서는 펄스된 워드 라인(pulsed word line : PWL) 개념이 적용되지 않고 스태틱 워드 라인(static word line) 개념이 적용되어 DC 전류가 큰 것이 통상적이다. 결국, 기입 동작시 스태틱 DC 전류가 많이 소모되는 것이 종래의 문제점이며, 그로인해 최근 낮은 전력 및 낮은 전원 전압 제품들에 있어 칩이 비 선택될 때 스태틱 DC 전류 못지 않게 칩 선택시의 스태틱 DC 전류가 중요한 쟁점으로 등장하였다.
따라서 본 발명의 목적은 기입 사이클 모드에서 발생되는 스태틱 DC 전류를 최소화시킬 수 있는 스태틱 램을 제공하는 것이다.
본 발명의 다른 목적은 저전력 스태틱 램을 제공하는 것이다.
도 1은 통상적인 스태틱 램의 비트 라인쌍과 메모리 셀의 접속 관계를 보여주는 회로도;
도 2는 본 발명에 따른 스태틱 램의 구성을 보여주는 블럭도;
도 3은 도 2의 어드레스 천이 검출 회로 및 데이터 검출 회로를 보여주는 회로도;
도 4는 도 2의 기입 천이 검출 회로를 보여주는 회로도;
도 5는 도 2의 펄스 발생 회로를 보여주는 회로도;
도 6은 도 2의 워드 라인 비활성화 검출 회로를 보여주는 회로도;
도 7은 본 발명의 기입 동작 모드시 데이터 천이에 따른 동작 타이밍도;
도 8은 본 발명의 기입 동작 모드시 기입 활성화 신호의 천이에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
100 : 어드레스 입력 회로 120 : 어드레스 천이 검출 회로
140 : 기입 입력 회로 160 : 기입 모드 검출 회로
180 : 데이터 입력 회로 200 : 데이터 천이 검출 회로
220 : 펄스 발생 회로 240 : 행 디코더 회로
260 : 열 디코더 회로 280 : 워드라인 비활성화 검출 회로
300 : 기입 제어 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 적어도 2 개 이상의 비트 라인쌍들과; 상기 비트 라인쌍과 교차되도록 배열된 워드 라인들과; 상기 비트 라인쌍들 사이에 배열되며 상기 워드 라인들에 각각 대응하는 메모리 셀들을 갖는 셀 어레이를 포함하는 스태틱 램에 있어서, 외부로부터 입력되는 어드레스 신호의 상태 천이를 검출한 제 1 검출 신호를 발생하는 수단과; 기입 동작 모드를 알리는 신호의 액티브 상태 천이를 검출한 제 2 검출 신호를 발생하는 수단과; 외부로부터 데이터가 입력될 때 이를 검출한 제 3 검출 신호를 발생하는 수단과; 상기 제 1, 제 2 , 및 제 3 검출 신호들 중 어느 하나라도 활성화될 때, 상기 어드레스 신호에 의해서 어드레싱되는 워드 라인을 활성화시키기 위한 제 1 활성화 신호를 발생하고, 상기 제 1 활성화 신호가 지연된 신호와 그것을 조합한 제 2 활성화 신호를 발생하는 수단과; 상기 제 2 활성화 신호를 입력받아 상기 어드레싱된 워드 라인이 비활성화되는 것을 검출한 제 4 검출 신호를 발생하는 수단 및; 상기 제 4 검출 신호에 응답하여 상기 어드레스 신호에 의해서 어드레싱되는 비트 라인쌍을 프리 챠아지하는 수단을 포함하되, 상기 제 1 활성화 신호는 상기 어드레싱된 워드 라인을 소정 시간 동안만 활성화되도록 펄스된 신호이고 상기 제 2 활성화 신호는 상기 어드레싱된 워드 라인이 비활성화된 후 소정 시간 동안 비트 라인쌍이 선충전되도록 펄스된 신호인 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 적어도 2 개 이상의 비트 라인쌍들과; 상기 비트 라인쌍과 교차되도록 배열된 워드 라인들과; 상기 비트 라인쌍들 사이에 배열되며 상기 워드 라인들에 각각 대응하는 메모리 셀들을 갖는 셀 어레이와; 상기 비트 라인쌍들과 각각 대응되는 데이터 라인들과; 외부로부터 입력되는 어드레스 신호의 상태 천이를 검출한 제 1 검출 신호를 발생하는 수단과; 기입 동작 모드를 알리는 신호의 액티브 상태 천이를 검출한 제 2 검출 신호를 발생하는 수단과; 외부로부터 데이터가 입력될 때 이를 검출한 제 3 검출 신호를 발생하는 수단과; 상기 어드레스 신호에 응답하여 상기 비트 라인쌍들 중 한쌍의 그것을 선택하기 위한 수단과; 상기 제 1, 제 2 , 및 제 3 검출 신호들 중 어느 하나라도 활성화되는 될 때, 상기 어드레스 신호에 의해서 어드레싱되는 워드 라인을 활성화시키기 위한 제 1 활성화 신호, 상기 제 1 활성화 신호가 지연된 신호와 그것을 조합한 제 2 활성화 신호, 그리고 상기 선택된 비트 라인쌍과 대응되는 상기 데이터 라인을 전기적으로 접속시키기 위한 제 3 활성화 신호를 발생하는 수단과; 상기 제 2 활성화 신호를 입력받아 상기 어드레싱된 워드 라인이 비활성화되는 것을 검출한 제 4 검출신호를 발생하는 수단과; 상기 제 4 검출 신호에 응답하여 상기 어드레싱된 비트 라인쌍을 프리 챠아지하는 수단 및; 상기 제 3 활성화 신호에 응답하여 상기 어드레싱된 비트 라인쌍과 대응하는 데이터 라인들의 전기적 접속을 제어하기 위한 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 활성화 신호는 상기 어드레싱된 워드 라인을 소정 시간 동안만 활성화되도록 펄스된 신호이다.
이 실시예에 있어서, 상기 제 2 활성화 신호는 상기 어드레싱된 워드 라인이 비활성화된 후 소정 시간 동안 비트 라인쌍이 선충전되도록 펄스된 신호이다.
이 실시예에 있어서, 상기 제 3 활성화 신호는 펄스된 신호이다.
이와같은 장치에 의해서, 기입 동작 모드시 워드 라인이 활성화되는 구간을 미리 설정된 시간 동안만 활성화시킬 수 있다.
이하 본 발명의 실시예에 따른 참조도면들 도 2 내지 도 8에 의거하여 상세히 설명한다.
도 2를 참조하면, 본 발명의 신규한 스태틱 램 (SRAM)은 어드레스 천이 검출 회로 (120), 기입 모드 검출 회로 (160), 데이터 천이 검출 회로 (200), 펄스 발생 회로 (220), 그리고 워드 라인 비활성화 검출 회로 (280)를 제공한다. 이러한 SRAM 장치의 구성에 의하면, 상기 검출 회로들 (120), (160), 그리고 (200)로부터 발생되는 신호들 (
Figure pat00009
), (
Figure pat00010
), 그리고 (
Figure pat00011
)에 응답하는 상기 펄스 발생 회로 (220)는 기입 동작 동안에 펄스된 워드 라인 (pulsed word line : PWL) 신호를 발생하여 어드레싱되는 워드 라인을 미리 설정된 시간 동안, 즉 상기 펄스된 워드 라인 (PWL) 펄스 폭 동안만 활성화시키게 된다. 그리고, 상기 워드 라인 비활성화 검출 회로 (280)는 상기 어드레싱된 워드 라인의 메모리 셀에 대한 기입 동작이 완료된 후 상기 메모리 셀의 비트 라인쌍을 선충전한다. 이로써, 기입 동작 동안에 발생되는 스태틱 DC 전류의 소모를 줄임과 동시에 저전력 SRAM 장치를 제공할 수 있게 되었다.
도 2는 본 발명의 바람직한 실시예에 따른 스태틱 램의 구성을 보여주는 블럭도이다.
도 2를 참조하면, 셀 어레이 (cell array)는 한쌍의 비트 라인들 (BL) 및 (
Figure pat00012
) 사이에 병렬로 배열된 메모리 셀들 (MC1)∼(MCn)과 상기 메모리 셀들 (MC1)∼(MCn)에 각각 대응되는 워드 라인들 (WL1)∼(WLn)로 구성된다. 여기서, 도면의 편의상 하나의 비트 라인쌍만을 도시하였지만 이 분야의 통상적인 지식을 습득한 자들에게 상기 어레이가 더 확장될 수 있음은 자명하다. 데이터 라인들 (DB) 및 (
Figure pat00013
)은 컬럼 디코더 회로 (column decoder circuit) (260)로부터의 신호 (CSL)에 의해서 제어되는 전달 게이트들 (G1) 및 (G2)을 통해 상기 한쌍의 비트 라인들 (BL) 및 (
Figure pat00014
)에 각각 접속된다. 그리고, 상기 비트 라인들 (BL) 및 (
Figure pat00015
)은 기입 및 독출 동작이 수행되기 이전에 펄스 발생 회로 (pulse generating circuit) (220)로부터의 프리 챠아지 신호 (peq)에 의해서 제어되는 비트 라인 로드 트랜지스터들 (T3), (T4), (T3A), 및 (T4A)를 통해 선충전된다.
어드레스 천이 검출 회로 (address transition detecting circuit) (120)는 어드레스 입력 회로 (address input circuit) (100)을 통해 입력되는 어드레스 신호 (INPUT)의 상태 천이를 검출한 숏 펄스 신호 (
Figure pat00016
)를 발생하고, 기입 모드 검출 회로 (write mode detecting circuit) (160)는 기입 입력 회로 (write input circuit) (140)을 통해 인가되는 기입 모드를 알리는 기입 활성화 신호 (
Figure pat00017
)의 액티브 상태 천이 (active state transition)를 검출한 숏 펄스 신호 (
Figure pat00018
)를 발생한다. 그리고, 데이터 천이 검출 회로 (data transition detecting circuit) (200)는 데이터 입력 회로 (data input circuit) (180)를 통해 입력되는 데이터 (DIN)의 상태 천이를 검출한 숏 펄스 신호 (
Figure pat00019
)를 발생한다. 상기 열 디코더 회로 (260)는 상기 어드레스 입력 회로 (100)를 통해 입력되는 상기 어드레스 신호 (INPUT)에 응답하여 상기 신호 (CSL)을 발생한다.
상기 펄스 발생 회로 (220)는 상기 검출 회로들 (120), (160), 그리고 (200)로부터 발생된 상기 신호들 (
Figure pat00020
), (
Figure pat00021
), 및 (
Figure pat00022
)를 입력받는다. 그리고, 상기 신호들 (
Figure pat00023
), (
Figure pat00024
), 및 (
Figure pat00025
) 중 어느 하나라도 활성화되는 경우 기입 제어 회로 (write control circuit) (300)를 활성화시키기 위한 액티브 로우의 펄스 신호 (PWC)와, 상기 어드레스 신호 (INPUT)에 의해서 어드레싱되는 워드 라인을 미리 설정되는 시간 동안만 활성화시키기 위한 펄스된 워드 라인 신호 (PWL)와, 그리고 상기 펄스된 워드 라인 신호 (PWL)와 그것의 지연된 신호를 조합한 펄스 신호 (PWDD)를 발생한다. 즉, 상기 펄스된 워드 라인 신호 (PWL)은 상기 신호 (PWC)와 그것의 지연 신호에 의해서 자동적으로 펄스 폭이 결정되기 때문에 기입 동작 동안에 상기 어드레싱된 워드 라인을 요구되는 시간, 다시말해서 기입될데이터가 충분히 메모리 셀로 전단될 수 있을 정도의 시간 동안만 활성화된다. 따라서, 기입 동작 동안에 소모되었던 스태틱 DC 전류를 줄일 수 있기 때문에 저전력 SRAM 장치를 제공할 수 있다.
그리고, 워드 라인 비활성화 검출 회로 (word line disable detecting circuit) (280)는 상기 펄스 발생 회로 (220)로부터의 신호 (PWDD)에 응답하여 상기 어드레싱된 워드 라인을 활성화시키기 위한 신호가 비활성화되는 것을 검출한 신호 (pwdctl)을 발생한다. 다음, 상기 펄스 발생 회로 (220)로부터의 신호 (pdb)와 상기 신호 (pwdctl)을 입력으로 하는 노어 게이트 (G6)는 기입 동작이 완료된 후 상기 데이터 라인들 (DB) 및 (
Figure pat00026
) 즉, 비트 라인들 (BL) 및 (
Figure pat00027
)을 선충전한다. 즉, 상기 신호들 (pwdctl) 및 (pdb)가 동시에 로우 레벨로 인가될 경우 상기 노어 게이트 (G6)는 하이 레벨의 신호를 출력한다. 그 결과 인버터 (IV2)를 통해 PMOS 트랜지스터들 (T1) 및 (T2)과 전달 게이트 (G3)가 턴-온되어 비트 라인들 (데이터 라인들)을 전원 전압 레벨로 선충전하고 등화시킨다. 이때, 상기 워드 라인 비활성화 검출 회로 (280)로부터 발생된 상기 신호 (pwdctl)은 상기 펄스된 워드 라인 신호 (PWL)가 적어도 비활성될 때 활성화되며 미리 설정된 시간 동안만 활성화되는 펄스 신호이다. 마지막으로, 상기 기입 제어 회로 (300)는 상기 신호 (PWC)에 응답하여 상기 데이터 입력 회로 (180)로부터의 데이터쌍 (Dinp) 및 (
Figure pat00028
)를 대응되는 데이터 라인들 (DB) 및 (
Figure pat00029
)로 전달하기 위한 전달 트랜지스터들 (G4) 및 (G5)을 제어한다.
도 3은 도 2의 어드레스 천이 검출 회로 및 데이터 천이 검출 회로를 보여주는 회로도이다.
편의상 어드레스 천이 검출 회로 (120) 및 데이터 천이 검출 회로 (200)는 동일한 회로 구성을 갖기 때문에 도 3에 도시된 바와같이 하나만을 도시하였다. 도 3을 참조하면, 검출 회로 (120)는 노어 게이트 (G7), 낸드 게이트 (G8), 지연 회로 (D1), 인버터들 (IV4) 및 (IV5), 그리고 풀업 및 풀 다운 NMOS 트랜지스터들 (T5) 및 (T6)로 구성된다. 상기 노어 게이트 (G7)는 입력 신호 (INPUT) 또는 (DIN)과 상기 지연 회로 (D1)를 통해 인가되는 상기 입력 신호 (INPUT) 및 (DIN)을 입력받아 상기 풀업 NMOS 트랜지스터 (T5)를 제어한다. 그리고, 상기 낸드 게이트 (G8)는 상기 입력 신호 (INPUT) 또는 (DIN)과 상기 지연 회로 (D1)를 통해 인가되는 상기 입력 신호 (INPUT) 및 (DIN)을 입력받아 상기 인버터 (IV5)를 통해 상기 풀 다운 NMOS 트랜지스터 (T6)를 제어한다. 그리고, 상기 NMOS 트랜지스터들 (T5) 및 (T6)의 전류 통로들은 전원과 접지 사이에 직렬로 형성되고, 상기 전류 통로들 사이의 접속점에 신호 라인 (
Figure pat00030
) 또는 (
Figure pat00031
)이 연결되어 있다.
도 4는 도 2의 기입 모드 검출 회로를 보여주는 회로도이다. 도 4를 참조하면, 기입 모드 검출 회로 (160)는 인버터들 (IV6) 및 (IV7), 지연 회로 (D2), 낸드 게이트 (G9), 그리고 NMOS 트랜지스터 (T7)로 구성된다. 상기 인버터 (IV6)는 기입 활성화 신호 (
Figure pat00032
)의 위상을 반전시키며, 상기 낸드 게이트 (G9)는 상기 지연 회로 (D2)를 통해 상기 인버터 (IV6)의 출력이 일 입력 단자로 인가되고 타 입력 단자로 상기 인버터 (IV6)의 출력이 인가된다. 그리고, 상기 낸드 게이트 (G9)은 상기 인버터 (IV7)를 통해 상기 NMOS 트랜지스터 (T7)를 제어하며, 상기 NMOS 트랜지스터 (T7)의 전류 통로는 신호 라인 (
Figure pat00033
)과 접지 사이에 형성된다.
도 5는 도 2의 펄스 발생 회로를 보여주는 회로도이다. 도 5를 참조하면, 펄스 발생 회로 (220)는 낸드 게이트들 (G10) 및 (G13), 지연 회로들 (D3), (D4), 그리고 (D5), 펄스 폭 확장 회로 (pulse enlarger circuit) (224), 노어 게이트들 (G11), (G12) 및 (G14), 그리고 인버터 (IV8)로 구성된다. 상기 낸드 게이트 (G10)는 도 2의 검출 회로들 (120), (160), 그리고 (200)로부터의 출력 신호들 (
Figure pat00034
), (
Figure pat00035
), 그리고 (
Figure pat00036
)을 입력받아, 상기 신호들 (
Figure pat00037
), (
Figure pat00038
), 그리고 (
Figure pat00039
) 중 하나라도 활성화될 때 하이 레벨을 발생한다. 상기 낸드 게이트 (G13)는 상기 낸드 게이트 (G10)의 출력을 일 입력으로 하고, 타 입력 단자는 상기 지연 회로 (D3)를 통해 상기 낸드 게이트 (G10)의 출력 단자에 접속되며, 그것의 출력 단자는 상기 인버터 (IV8)를 통해 신호 라인, 즉 도 2의 비트 라인 로드 트랜지스터들 (T3), (T3A), (T4), 및 (T4A)을 제어하는 신호 라인 (PEQ) 또는 (PBL)에 연결되어 있다.
그리고, 상기 노어 게이트 (G11)의 입 입력 단자는 상기 낸드 게이트 (G10)의 출력 단자에 접속되고, 그것의 타 입력 단자는 상기 펄스 폭 확장 회로 (224)를 통해 상기 낸드 게이트 (G10)의 출력 단자에 접속되며, 그것의 출력 단자는 신호 라인 (PWC)에 연결되어 있다. 상기 노어 게이트 (G12)의 일 입력 단자는 노드 C, 즉 상기 노어 게이트 (G11)의 출력 단자인 상기 신호 라인 (PWC)에 접속되고 상기지연 회로 (D4)를 통해 타 입력 단자가 상기 신호 라인 (PWC)에 접속되며 그것의 출력 단자는 상기 신호 라인 (PWL)에 접속되어 있다. 마지막으로, 상기 노어 게이트 (G14)의 일 입력 단자는 상기 신호 라인 (PWL)에 접속되고, 그것의 타 입력 단자는 상기 지연 회로 (D5)를 통해 상기 신호 라인 (PWL)에 접속되며, 그것의 출력 단자는 신호 라인 (PWDD)에 접속되어 있다.
도 6은 도 2의 워드 라인 비활성화 검출 회로를 보여주는 회로도이다.
도 6에 도시된 바와같이, 워드 라인 비활성화 검출 회로 (280)는 낸드 게이트 (G15)와 지연 회로 (D6)로 구성된다. 상기 낸드 게이트 (G15)의 일 입력 단자는 도 5의 신호 (PWDD)가 인가되고, 그것의 타 입력 단자는 상기 지연 회로 (D6)에 의해서 지연되는 상기 신호 (PWDD)가 인가되며, 그것의 출력 단자는 신호 라인 (pwdctl)에 접속된다.
도 7은 본 발명의 기입 동작 모드시 데이터 천이에 따른 동작 타이밍도이고, 그리고 도 8은 본 발명의 기입 동작 모드시 기입 활성화 신호의 천이에 따른 동작 타이밍도이다. 도 2 내지 도 8에 의거하여, 본 발명에 따른 동작이 이하 설명된다.
도 7을 참조하면, 외부로부터 인가되는 데이터 (DIN)가 천이되면, 다시말해서 상기 데이터 (DIN)가 입력되면, 데이터 천이 검출 회로 (200)는 이를 검출하여 숏 펄스 신호 (
Figure pat00040
)를 발생한다. 상기 숏 펄스 신호 (
Figure pat00041
)를 입력받은 펄스 발생 회로 (220)는, 도 5에 도시된 바와같이, 상기 숏 펄스 신호 (
Figure pat00042
)의 펄스 폭을 미리 설정된 펄스 폭을 갖는 신호 (PWC)를 발생한다. 아울러, 상기 신호 (PWC)와 그것의 지연된 신호 (C)를 조합하여 펄스된 워드 라인 신호 (PWL)을 발생한다. 즉, 상기 신호 (PWC)가 먼저 활성화되고, 어드레스 신호에 의해서 어드레싱되는 비트 라인쌍 (BL) 및 (
Figure pat00043
)은 각각 대응되는 입력될 데이터 상태로 설정되어 있기 때문에, 상기 펄스된 워드 라인 신호 (PWL)에 의해서 짧은 시간 동안 워드 라인을 활성화시키더라도 어드레싱되는 메모리 셀에 데이터를 기입할 수 있다. 이로써, 기입 동작 모드에서 선택된 셀을 통해 흐르는 DC 전류를 현저히 줄일 수 있다.
또한, 기입 동작이 완료된 후 상기 어드레싱된 워드 라인이 비활성화되면, 워드 라인 비활성화 검출 회로 (280)는 상기 어드레싱된 비트 라인쌍 (BL) 및 (
Figure pat00044
)을 선충전시키기 위한 신호 (pwdctl)을 출력함으로써 노어 게이트 (G6), PMOS 트랜지스터들 (T1) 및 (T2), 전달 게이트 (G3), 그리고 인버터 (IV2)을 통해 비트 라인쌍 (BL) 및 (
Figure pat00045
)이 전원 전압 레벨로 선충전되고 등화된다. 이로써, 기입 리커버리 (write recovery)시 안정된 동작을 유지할 수 있다. 도 8에 도시된 동작 타이밍도는 기입 활성화 신호의 천이 상태에 따른 것으로서, 도 7의 그것과 동일한 과정을 통해 기입 동작을 제어하게 된다. 따라서, 그것에 대한 동작 설명은 생략된다.
상기한 바와같이, 펄스된 워드 라인 활성화 구간을 최적화함으로써 기입 사이클 모드에서 스태틱 DC 전류의 소모를 최소화할 수 있다.

Claims (5)

  1. 적어도 2 개 이상의 비트 라인쌍들과; 상기 비트 라인쌍과 교차되도록 배열된 워드 라인들과; 상기 비트 라인쌍들 사이에 배열되며 상기 워드 라인들에 각각 대응하는 메모리 셀들을 갖는 셀 어레이를 포함하는 스태틱 램에 있어서,
    외부로부터 입력되는 어드레스 신호의 상태 천이를 검출한 제 1 검출 신호를 발생하는 수단과;
    기입 동작 모드를 알리는 신호의 액티브 상태 천이를 검출한 제 2 검출 신호를 발생하는 수단과;
    외부로부터 데이터가 입력될 때 이를 검출한 제 3 검출 신호를 발생하는 수단과;
    상기 제 1, 제 2 , 및 제 3 검출 신호들 중 어느 하나라도 활성화될 때, 상기 어드레스 신호에 의해서 어드레싱되는 워드 라인을 활성화시키기 위한 제 1 활성화 신호를 발생하고, 상기 제 1 활성화 신호가 지연된 신호와 그것을 조합한 제 2 활성화 신호를 발생하는 수단과;
    상기 제 2 활성화 신호를 입력받아 상기 어드레싱된 워드 라인이 비활성화되는 것을 검출한 제 4 검출 신호를 발생하는 수단 및;
    상기 제 4 검출 신호에 응답하여 상기 어드레스 신호에 의해서 어드레싱되는 비트 라인쌍을 프리 챠아지하는 수단을 포함하되,
    상기 제 1 활성화 신호는 상기 어드레싱된 워드 라인을 소정 시간 동안만 활성화되도록 펄스된 신호이고 상기 제 2 활성화 신호는 상기 어드레싱된 워드 라인이 비활성화된 후 소정 시간 동안 비트 라인쌍이 선충전되도록 펄스된 신호인 것을 특징으로 하는 스태틱 램.
  2. 적어도 2 개 이상의 비트 라인쌍들과;
    상기 비트 라인쌍과 교차되도록 배열된 워드 라인들과;
    상기 비트 라인쌍들 사이에 배열되며 상기 워드 라인들에 각각 대응하는 메모리 셀들을 갖는 셀 어레이와;
    상기 비트 라인쌍들과 각각 대응되는 데이터 라인들과;
    외부로부터 입력되는 어드레스 신호의 상태 천이를 검출한 제 1 검출 신호를 발생하는 수단과;
    기입 동작 모드를 알리는 신호의 액티브 상태 천이를 검출한 제 2 검출 신호를 발생하는 수단과;
    외부로부터 데이터가 입력될 때 이를 검출한 제 3 검출 신호를 발생하는 수단과;
    상기 어드레스 신호에 응답하여 상기 비트 라인쌍들 중 한쌍의 그것을 선택하기 위한 수단과;
    상기 제 1, 제 2 , 및 제 3 검출 신호들 중 어느 하나라도 활성화되는 될 때, 상기 어드레스 신호에 의해서 어드레싱되는 워드 라인을 활성화시키기 위한 제 1 활성화 신호, 상기 제 1 활성화 신호가 지연된 신호와 그것을 조합한 제 2 활성화 신호, 그리고 상기 선택된 비트 라인쌍과 대응되는 상기 데이터 라인을 전기적으로 접속시키기 위한 제 3 활성화 신호를 발생하는 수단과;
    상기 제 2 활성화 신호를 입력받아 상기 어드레싱된 워드 라인이 비활성화되는 것을 검출한 제 4 검출 신호를 발생하는 수단과;
    상기 제 4 검출 신호에 응답하여 상기 어드레싱된 비트 라인쌍을 프리 챠아지하는 수단 및;
    상기 제 3 활성화 신호에 응답하여 상기 어드레싱된 비트 라인쌍과 대응하는 데이터 라인들의 전기적 접속을 제어하기 위한 수단을 포함하는 스태틱 램.
  3. 제 2 항에 있어서,
    상기 제 1 활성화 신호는 상기 어드레싱된 워드 라인을 소정 시간 동안만 활성화되도록 펄스된 신호인 스태틱 램.
  4. 제 2 항에 있어서,
    상기 제 2 활성화 신호는 상기 어드레싱된 워드 라인이 비활성화된 후 소정 시간 동안 비트 라인쌍이 선충전되도록 펄스된 신호인 스태틱 램.
  5. 제 2 항에 있어서,
    상기 제 3 활성화 신호는 펄스된 신호인 스태틱 램.
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