JP4519612B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
図1は、この発明の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、NANDフラッシュメモリを例に取ってリード/ベリファイ動作に関係する要部の概略構成を示すブロック図である。
Claims (4)
- メモリセルがマトリックス状に配置されたメモリセルアレイと、
前記メモリセルアレイ中の隣接する第1,第2のビット線の一端と第1,第2のバイアス電圧が供給される第1,第2の配線間に接続され、前記第1,第2のビット線の電位を設定するクランプ回路と、
前記メモリセルアレイ中の前記第1,第2のビット線の他端に接続されたデータキャッシュと、
前記第1,第2のビット線を選択的に分割する第1,第2のスイッチ素子と、
前記データキャッシュ、前記クランプ回路及び前記第1,第2のスイッチ素子を制御し、読み出し/ベリファイ対象となるアドレスのメモリセルが接続され、前記第1または第2のスイッチ素子で分割された前記第1または第2のビット線の一部を、前記クランプ回路または前記データキャッシュで充電し、残りのビット線を前記クランプ回路により放電してシールドする制御回路とを具備し、
前記制御回路は、読み出し/ベリファイ対象となるアドレスのメモリセルが前記第1,第2のスイッチ素子よりデータキャッシュ側にある第1のビット線に接続されているときに、前記第1のスイッチ素子をオフし、前記第2のスイッチ素子をオンして、前記データキャッシュ側の分割された第1のビット線を前記データキャッシュから充電し、前記クランプ回路側の分割された第1のビット線、及び前記第2のビット線を前記クランプ回路で放電してシールドし、
読み出し/ベリファイ対象となるアドレスのメモリセルが前記第1,第2のスイッチ素子よりデータキャッシュ側にある第2のビット線に接続されているときに、前記第2のスイッチ素子をオフし、前記第1のスイッチ素子をオンして、前記データキャッシュ側の分割された第2のビット線を前記データキャッシュから充電し、前記クランプ回路側の分割された第2のビット線、及び前記第1のビット線を前記クランプ回路でシールドし、
読み出し/ベリファイ対象となるアドレスのメモリセルが前記第1,第2のスイッチ素子よりクランプ回路側にある第1のビット線に接続されているときに、前記第1のスイッチ素子をオフし、前記第2のスイッチ素子をオンして、前記クランプ回路側の分割された第1のビット線を前記クランプ回路で充電してクランプし、前記第2のビット線を前記クランプ回路で放電してシールドし、前記データキャッシュ側の分割された第1のビット線をデータキャッシュで放電し、
読み出し/ベリファイ対象となるアドレスのメモリセルが前記第1,第2のスイッチ素子よりクランプ回路側にある第2のビット線に接続されているときに、前記第2のスイッチ素子をオフし、前記第1のスイッチ素子をオンして、前記クランプ回路側の第2のビット線を前記クランプ回路で充電してクランプし、前記第1のビット線を前記クランプ回路で放電してシールドし、前記データキャッシュ側の分割された第2のビット線を前記データキャッシュで放電するように制御することを特徴とする不揮発性半導体記憶装置。 - 前記クランプ回路は、各々の電流通路が前記第1,第2のビット線の一端と前記第1,第2の配線間に接続され、ゲートに前記制御回路から第1,第2の制御信号が供給される第1,第2のMOSトランジスタを備え、前記第1,第2のMOSトランジスタは、前記第1,第2のビット線の充電または放電を行うことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記データキャッシュは、前記第1,第2のビット線の電位を検知して増幅するセンスアンプ部と、前記センスアンプ部で増幅した電位を記憶する記憶部とを含むことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記データキャッシュは、各々の電流通路の一端が前記第1,第2のビット線の他端に接続され、他端が共通接続され、ゲートに前記制御回路から第1,第2のビット線選択信号が供給される第3,第4のMOSトランジスタと、電流通路の一端が前記第3,第4のMOSトランジスタの電流通路の他端に接続され、ゲートに前記制御回路からビット線クランプ信号が供給される第5のMOSトランジスタと、電流通路の一端が前記第5のMOSトランジスタの電流通路の他端に接続され、電流通路の他端にプリチャージ電圧が供給され、ゲートにビット線プリチャージ信号が供給される第6のMOSトランジスタと、前記第5のMOSトランジスタの電流通路の他端に接続されるラッチ回路とを備えることを特徴とする請求項3に記載の不揮発性半導体記憶装置。
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