DE2605184C3

DE2605184C3 - Integrierter Halbleiterfestspeicher

Info

Publication number: DE2605184C3
Application number: DE2605184A
Authority: DE
Inventors: Hiroto Kodaira Tokyo Kawagoe
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1975-02-10
Filing date: 1976-02-10
Publication date: 1982-07-22
Also published as: IT1055161B; HK57381A; CA1070428A; DE2605184B2; NL7601304A; JPS5713079B2; JPS5192134A; MY8200177A; US4240151A; GB1534336A; DE2605184A1; FR2300390A1; FR2300390B1

Description

Ein integrierter Halbleiterfestspeicher der im Oberbegriff des Patentanspruchs 1 angegebenen Gattung ist aus »Japanese Journal of Applied Physics«, Bd. 13, Nr. 9, September 1974, Seiten 1414 bis 1420, insbesondere Fig. 3b auf Seite 1416, bekannt. Bei dieser bekannten Anordnung sind in der Speichermatrix die zu jeder Spalte gehörigen Transistoren parallel

:n geschaltet. Daher ist in der integrierten Ausführung der Schaltung für jede Spalte ein Paar von parallelen Leiterstreifen erforderlich, von denen der eine zum Anschluß der Source-Elektroden und der andere zum Anschluß der Drain-Elektroden aller Transistoren der betreffenden Spalte dient. Das Erfordernis zweier Leiterstreifen bedeutet entsprechenden Platzbedarf innerhalb der integrierten Schaltung unter Begrenzung der maximal erreichbaren Integrationsdichte. Die genannten Spalten-Parallelschaltungen von

jo Transistoren der Speichermatrix sind ferner jeweils mit mindestens einem Transistor zum Anwählen der betreffenden Spalte in Serie geschaltet. Dieser Übergang zwischen Parallelschaltung und Serienschaltung hat zur Folge, daß sich die Transistoren zum Anwäh-

J5 len der Spalten nicht ohne weiteres zusammen mit den Transistoren der Speichermatrix integrieren lassen, woraus sich - abgesehen vom Mehraufwand bei der Fertigung- eine weitere Begrenzung der erreichbaren Integrationsdichte ergibt.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Halbleiterfestspeicher der eingangs erwähnten Gattung zu schaffen, der sich mit noch höherer Integrationsdichte herstellen läßt.

Die erfindungsgemäße Lösung dieser Aufgabe ist

-n im Kennzeichnungsteil des Patentanspruchs 1 angegeben. Danach sind die Transistoren der Speichermatrix und die Transistoren des zum Anwählen jeweils einer gewünschuen Zeile der Speichermatrix dienenden Bitschalters in Form einer gemeinsamen Matrix

>(> aus Zeilen und Spalten angeordnet, wobei für jede Zeile ebenso wie für jede Spalte nur ein einziger Leiterstreifen erforderlich ist. Die Transistoren des Bitschalters lassen sich daher völlig gleich wie die Transistoren der Speichermatrix ausbilden und benötigen

v, wie diese nur wenig Platz. Gleichzeitig erübrigen sich separate Verbindungsleitungen zwischen dem Bitschalter und der Speichermatrix. Die so gebildete Einheit aus Speichermatrix und Bitschalter läßt sich daher in besonders gedrängter Form integrieren.

no Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnungen näher erläutert. In den Zeichnungen zeigen

h-, Fig. 1 A und 1 B eine Teilschaltung eines Halbleiterfestspeichers bzw. ein Impulsdiagramm zur grundsätzlichen Erläuterung der Arbeitsweise,

Fig. 2 A und 2B eine .schematische Aufsicht bzw.

eine Schnittdarstellung zur Erläuterung des Aufbaus der in Fig. IA dargestellten Speichermatrix und

Fig. 3 und 4 vollständige Schaltungen zweier Ausführungsbeispiele des erfindungsgemäßen Halbleiterfestspeichers. "'

Fig. IA zeigt nur den einen Wortadressierteil 11 und eine Speichermatrix 24 umfassenden Teil eines Halbleiterfestspeichers. Die Arbeitsweise der Speichermatrix 24 soll nachfolgend für den Fall beschrieben werden, daß die Wortadressen-Auswahlleitung i'> Wl ausgewählt (Spannung NULL) und die Leitungen Wl bis WA nicht ausgewählt (- V_DD) sind.

Zunächst weist der Taktimpuls der Taktimpulsfolge Φ 1 ein negatives Potential auf und die Vorauflade-MISFETs QPl bis QP3 werden in den leitenden Zu- is stand versetzt. Dann wird der Kondensator C3 auf die Spannung V_DD aufgeladen, weil der MISFET Q13 nicht leitend ist. Die Kondensatoren Cl und Cl werden nur bis zu einem Spannungswert aufgeladen, der sich auf dem Produkt von Versorgungsspannung V_DD und dem Verhältnis der Steilheit zwischen den Vorauflade-MISFETs QPl und QPl und den Fateneingangs-MISFETs Q9, QlO und QIl, Q12 ergibt, weil alle mit den jeweiligen Ausgangsleitungen in Reihe geschalteten MISFETs leitend sind. Wenn danach der Taktimpuls Φ 1 Massepotential aufweist, beginnen sich die Kondensatoren Cl und C2 sofort zu entladen. Danach liegt an den jeweiligen Ausgangsleitungen Massepotential an. Im Gegensatz dazu wird der Kondensator C3 nicht entladen, da der MISFET Q13 sich ίο noch im nicht leitenden Zustand befindet, und die Ausgangsleitung wird im wesentlichen auf der Spannung Vod gehalten. Wenn danach der Taktimpuls Φ 2 eine negative Spannung aufweist, werden die Ubertragungs-Gate-MISFETs QTi bis QTS in den leiten- s; den Zustand versetzt und an den Ausgängen Öl, Ol liegt dann die Spannung 0 Volt und am Ausgang Oi liegt dann die Spannung V_DD an.

In Fig. IB sind verschiedene Schwingungsformen aufgetragen, die bei der in Fig. IA dargestellten Speichermatrix 24 auftreten. In Fig. IB sind die Taktimpulsfolgen Φ 1 und Φ 2 dargestellt, die sich phasenmäßig voneinander unterscheiden. Die Spannungsverläufe VWl bis VW4 stellen die Spannungszustände an den Wortadressen-Auswahlleitungen Wl bis W4, al·: Spannungsverläufe KVl bis VNi die Spannungszustände an den Kondensatoren Cl bis C3 und die Spannungsverläufe VOl bis VOi die Spannungszustände an den Ausgängen Ol bis O3 dar.

Mit den Bezugszeicher t_v I₁, t_} und r₄ werden die ->u wahlweisen Schwingungsformen von VWl bis VW4, VNl bis VNi und KOl bis VO3 für die Fälle bezeichnet, daß die festgespeicherten Inhalte aus der durch die Wortadressen-Auswahlleitung Wl ausgewählten Spalte, aus der durch die Wortadressen-Aus- >ΐ wahlleitung Wl ausgewählten Spalte, aus der durch die Wortadressen-Auswahlleitung Wi ausgewählten Spalte bzw. aus der durch die Wortadressen-Auswahlleitung W4 ausgewählte Spalte ausgelesen werden, hn

Fig. 2 A zeigt ein Anordnungsschema für den Fall, bei dem die Speichermatrix 24 in Fig. 1 A auf einem einzigen Halbleiterplättchen untergebracht ist. Fig. 2B zeigt einen Querschnitt entlang der in Fig. 2A eingezeichneten Schnittlinie A-A'. in hi Fig. 2 A ist das Muster eines Festspeichers vom Longitudinaltypdadurch ausjtbildet, daß unter einer Silizium-Gate-Schicht ein sogenannter vergrabener Bereich entweder vorhanden oder nicht vorhanden ist. Oder anders ausgedrückt, der Teil, bei dem der vergrabene Bereich unter der Sili7ium-Gate-Schicht vorhanden ist, ist lediglich ein Verbindungsbereich, und an dieser Stelle besteht also praktisch kein MISFET, während an der Stelle, an der unter der Si-Gate-Schicht kein vergrabener Bereich vorhanden ist, voneinander isolierte Source- und Drain-Zonen ausgebildet sind, so daß an dieser Stelle ein MISFET vorliegt.

Nachfolgend soll das Aufbauschema bzw. das Muster des Festspeichers Longitudinaltyp beschrieben werden. In Fig. 2 A und 2B bildet eine Si-Gate-Schicht 9, (die der Wortadressen-Auswahlleitung entspricht) die Gate-Zonen der in jeder Spalte angeordneten MISFETs und verbindet die Gates. Der vergrabene Bereich 10 ist durch P^T-Diffusion an der Stelle ausgebildet, an der nur eine Verbindung gewünscht wird, ohne daß ein MISFET an dieser Stelle sein soll. Da der Bereich 10 direkt unter dem Si-Gate liegt, wird er vor Ausbildung der "i-Gate-Schicht 9 erzeugt. Eine P'-VerbindungsschicM Il bildet die Drain-Zonen und die Source-Zonen der in den jeweiligen Zeilen angeordneten MISFETs und dient dazu, die in den jeweiligen Zeilen angeordneten MISi⁷ETs in Reihe zu schalten. An den Stellen, an denen keine Bereiche 10 direkt unter den Si-Gate-Schichten 9 ausgebildet sind, befinden sich die Gate-Zonen der jeweiligen MISFETs.

Bei der in Fig. 3 dargestellten Aivsführungsform der Erfindung sind - um auch irgendeine gewünschte Zeile, der Speichermatrix auswählen zu können - die Speichermatrix 25 und der Wortadressierteile 11 zusätzlich mit einem aus einem Bitdecodierer 26 und einem Bit-Schalter 27 bestehenden Bit-Adressierteil versehen.

Der Bit-Schaiter 27 ist eine Steuerschaltung, mit dereine von mehreren Bit-Ausgangsleitungen Bl bis Bi ausgewählt wird. Dieser Bit-Schalter 27 ist als Longitudinaityp integral mit der Speichermatrix 25 aufgebaut. Der Bitdecodierer 26 steuert den Bit-Schr'ter 27.

Nachfolgend soll die Arbeitsweise des Bit-Schalters 27 anhand des Beispiels, bei dem die Bit-Ausgangsleitung Bl ausgewählt wird, erläutert werdeii.

Wenn eine Bit-Adressen-Auswahlleitung Yl vom Bitdecodierer 26 ausgewählt wird, werden die MIS-FETs Q23 und Q25 des Bit-Schalters 27 in den nicht leitenden Zustand versetzt. Die mit den Bit-Adressen-Auswahlleitungen Yl und Yi verbundenen MIS-FETs Q21 bzw. QIl werden in den leitenden Zustand gebracht, weil an ihnen die Versorgungsspannung anliegt. Dis Bit-Ausgangsleitung Bl steht mit einem Anschluß einer Kapazität bzw. eines Kondensators Gt in Verbindung, weil sich die MISFETs QIl und Q22 im leitenden Zustand befinden. Dagegen sind die Bit-Ausgangsleitungen 81 und Bi n'cht mit einem Anschluß des Kondensators C4 verbunden, da die MISFETs QIi und QlS nicht leiten. Auf diese Weise kann die vorgegebene Adresse der Speichermatrix 25 mittels des Wortadressierteils 11 und des Bit-Adressierteils ausgewählt werden.

Bei einer weiteren Ausführungsform g:mäß Fig. 4 ist der Bitdecodierer 26' nach dem Lateraltyp aufgebaut, wobei in jeder Zeile des Bit-Schalters 27' ein einziger MISFET angeordnet ist. Der Bit-Schalter 27' enthält einen MISFET Qii am Schnittpunkt zwischen derBit-Adressenauswahlleitung Vl und der Bit-Ausgangsleitung Bl, einen MISFET Qi4 am Schnitt-

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piinkl /wischen der Bit-Adrcssenauswahlleitung Yl ist.

und der Bit-Ausgangsleitung W2 sowie einen MISFET Entsprechend der in Fig. 4 dargestellten Ausfüh-

Q35 am Schnittpunkt zwischen der Bit-Adressenaus- rungsform ist in jeder Zeile des Bit-Schalle/s nur ein

wahlleitung V'3 und der Bit-Ausgangsleitung /J3. Auf einziger MISFEI vorgesehen, und daher ergibt sich

Grund dieses Aufbaus ist mit der Kapazität f'4 mir · dann, wenn die Speichermatrix und der Bit-Sehalter

die Bit-Auswahlleitung verbunden, die den MISFEI ein integriert im l.ongitudinaltyp aufgebaut sind, der

am Schnittpunkt der Bit-Adressenauswahlleitung Vorteil, daß der Entladevorgang nicht behindert bzw.

aufweist, die durch den Bitdecodierer 26' ausgewählt verzögert wird.

Hierzu 4 Blatt Zeiehnuncen

Claims

Patentansprüche:

1. Integrierter Halbleiterfestspeicher aus Feldeffekttransistoren mit einer Speichermatrix, einem Wort-Adressierteil zum Anwählen jeweils einer gewünschten Spalte der Speichermatrix, einem aus einem Bitdecodierer und einem Bitschalter bestehenden Bit-Adressierteil zum Anwählen jeweils einer gewünschten Zeile der Speichermatrix sowie mit einer Ausgangsklemme zur Entnahme der Information, die an dem durch die angewählte Spalte und die angewählte Zeile bestimmten Matrixpunkt gespeichert ist, bei dem die eine Binärinformation an den Matrixpunkten der Speichermatrix durch die Existenz eines einzigen Transistors dargestellt ist, dagegen die andere Binärinformation durch das Fehlen eines Transistors, dadurch gekennzeichnet, daß sämtliche Transistoren (ß9, QlO; Oll, ßl2; ßl3, Q14) jeder Zeile der Speichei inatrix (25) mit ihren Drain-Source-Strecken in Serie geschaltet und diese Zeilen-Serienschaltungen zwischen der Ausgangsklemme (OA) und einer weiteren gemeinsamen Klemme parallel geschaltet sind, und daß die Transistoren (ß21... ß26, ß33... Q35) des Bitschalters (27) in die Zeilen-Serienschaltungen der Speichermatrix (25) in Serienschaltung eingefügt sind (Fig. 3, 4). '

2. Halbleiterfestspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Bit-Schalter (27') nur jeweils einen mit jeder Zeilen-Serienschaltung der Speichermatrix (25> in Ser^ liegenden Transistor (Q33...Q35) umft3t (Fig. 4).

3. Halbleiterfestspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Wort-Adressierteil (11) und der Bit-Decodierer (26) jeweils eine Parallelschaltung aus in Spaltenrichtung mit ihren Drain-Source-Strecken in Serie geschalteten Transistoren (ßl ... Q8, QLS ... QL8; QIf, ... ß20, QL9 ... QLIl) umfaßt und jede dieser Spalten-Serienschaltungen eine Ausgangsleitung (Wl... WA; Yl... Y3) zur Ansteuerung der entsprechenden in den Zeilen-Serienschaltungen der Speichermatrix (25) und des Bitschalters (27) liegenden Transistoren (Q9 ... QU; Q21 ... Q26) aufweist (Fig. 3).

4. Halbleiterfestspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß sämtliche Transistoren MIS-Feldef fektransistoren sind.

5. Halbleiterfesispeicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Spalten-Serienschaltungen des Wort-Adressierteils (11) und des Bitdecodierers (26) jeweils einen Lasttransistcr (QLS... QL»; QL9... QLIl) und mindestens einen Treibertransistor (ßl ... ß8; ßl5 ... ß20) enthalten und der Signalpegel auf der zugehörigen Ausgangsleitung ( W\ ... W4; Yl... Y3) vom Widerstandsverhältnis zwischen Last- und Treibertransistoreii abhängt.

6. Halbleiterfestspeicher nach Anspruch 5, dadurch gekennzeichnet, daß die Lasttransistoren (ßL5...ßLll) MIS-Feldeffekttransistoren vom Verarmungstyp sind, deren Gate-Elektrode jeweils mit der Source-Elektrode verbunden ist.

7. Halbleiterfestspeicher nach einem der Ansprüche 1 bis 6. dadurch gekennzeichnet, daß mit der Ausgangsklemme (OA) ein Kondensator (CA) und zwei während unterschiedlicher Zeitintervalle angesteuerte Transistoren (QPA, ßT6) verbunden sind und die Ausgangsinformation der Speichermatrix (25) durch die Ladung des Kondensators (CA) während eines der beiden Zeitintervalle gegeben ist.