DE2605184B2

DE2605184B2 - Integrierter Halbleiterfestspeicher

Info

Publication number: DE2605184B2
Application number: DE2605184A
Authority: DE
Inventors: Hiroto Kodaira Tokio Kawagoe (Japan)
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1975-02-10
Filing date: 1976-02-10
Publication date: 1979-11-29
Also published as: IT1055161B; HK57381A; CA1070428A; DE2605184C3; NL7601304A; JPS5713079B2; JPS5192134A; MY8200177A; US4240151A; GB1534336A; DE2605184A1; FR2300390A1; FR2300390B1

Description

Ein integrierter Halbleiterfestspeicher der im Oberbegriff des Patentanspruchs 1 angegebenen Gat-

tung ist aus »Japanese Journal of Applied Physics«, Bd. 13, Nr. 9, September 1974, Seiten 1414 bis 1420, insbesondere Fig. 3b auf Seite 1416, bekannt. Bei dieser bekannten Anordnung sind in der Speichermatrix die zu jeder Spalte gehörigen Transistoren parallel

geschaltet. Daher ist in der integrierten Ausführung der Schaltung für jede Spalte ein Paar von parallelen Leiterstreifen erforderlich, von denen der eine zum Anschluß der Source-Elektroden und der andere zum Anschluß der Drain-Elektroden aller Transistoren der betreffenden Spalte dient. Das Erfordernis zweier Leiterstreifen bedeutet entsprechenden Platzbedarf innerhalb der integrierten Schaltung unter Begrenzung der maximal erreichbaren Integrationsdichte. Die genannten Spalten-Parallelschaltungen von Transistoren der Speichermatrix sind ferner jeweils mit mindestens einem Transistor zum Anwählen der betreffenden Spalte in Serie geschaltet. Dieser Übergang zwischen Parallelschaltung und Serienschaltung hat zur Folge, daß sich die Transistoren zum Anwählen der Spalten nicht ohne weiteres zusammen mit den Transistoren der Speichermatrix integrieren lassen, woraus sich - abgesehen vom Mehraufwand bei der Fertigung-eine weitere Begrenzung der erreichbaren Integiationsdichte ergibt.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Halbleiterfestspeicher der eingangs erwähnten Gattung zu schaffen, der sich mit noch höherer Integrationsdichte herstellen läßt.

Die erfindungsgemäße Lösung dieser Aufgabe ist

im Kennzeichnungsteil des Patentanspruchs 1 angegeben. Danach sind die Transistoren der Speichermatrix und die Transistoren des zum Anwählen jeweils einer gewünschten Zeile der Speichermatrix dienenden Bitschalters in Form einer gemeinsamen Matrix

so aus Zeilen und Spalten angeordnet, wobei für jede Zeile ebenso wie für jede Spalte nur ein einziger Leiterstreifen erforderlich ist. Die Transistoren des Bitschalters lassen sich daher völlig gleich wie die Transistoren der Speichermatrix ausbilden und benötigen wie diese nur wenig Platz. Gleichzeitig erübrigen sich separate Verbindungsleitungen zwischen dem Bitschalter und der Speichermatrix. Die so gebildete Einheit aus Speichermatrix und Bitschalter läßt sich daher in besonders gedrängter Form integrieren.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnungen näher erläutert. In den Zeichnungen zeigen

Fig. IA und 1B eine Teilschaltung eines Halbleiterfestspeichers bzw. ein Impulsdiagramm zur grundsätzlichen Erläuterung der Arbeitsweise,

Fig. 2 A und 2E eine schematische Aufsicht bzw.

eine Schnittdarstellung zur Erläuterung des Auf baus der in Fig. IA dargestellten Speichermatrix und

Fig. 3 und 4 vollständige Schaltungen zweier Ausführungsbeispiele des erfindungsgemäßen Halbleiterfestspeichers.

Fig. IA zeigt nur den einen Wortadressierteil 11 und eine Speichermatrix 24 umfassenden Teil eines Halbleiterfestspeichers. Die Arbeitsweise der Speichermatrix 24 soll nachfolgend für den Fall beschrieben werfen, daß die Worradressen-Auswahlleitung Wl ausgewählt (Spannung NULL) und die Leitungen Wl bis WA nicht ausgewählt (- V_DD) sind.

Zunächst weist der Taktimpuls der Taktimpulsfolge 01 ein negatives Potential auf und die Vorauflade-MISFETs QPl bis QP3 werden in den leitenden Zu- is stand versetzt. Dann wird der Kondensator C3 auf die Spannung V_DD aufgeladen, weil der MISFET Q13 nicht leitend ist. Die Kondensatoren Cl und Cl werden nur bis zu einem Spannungswert aufgeladen, der sich auf dem Produkt von Versorgungsspannung V_DD und dem Verhältnis der Steilheit zwischen den Vorauflade-MISFETs QFl und QPl und den Dateneingangs-MISFETs Q9, QlO und QIl, Q12 ergibt, weil alle mit den jeweiligen Ausgangsleitungen in Reihe geschalteten MISFETs leitend sind. Wenn danach der Taktimpuls 01 Massepotential aufweist, beginnen sich die Kondensatoren Cl und Cl sofort zu entladen. Danach liegt an den jeweiligen Ausgangsleitungen Massepotential an. Im Gegensatz dazu wird der Kondensator C3 nicht entladen, da der MISFET Q13 sich noch im nicht leitenden Zustand befindet, und die Ausgangsleitung wird Lm wesentlichen auf der Spannung V_DD gehalten. Wenn danach der Taktimpuls 02 eine negative Spannung aufweist, werden die Übertragungs-Gate-MISFETs QT3 bis QTS in den leitenden Zustand versetzt und an den Ausgängen Öl, Ol liegt dann die Spannung 0 Volt und am Ausgang O3 liegt dann die Spannung V_DD an.

In Fig. IB sind verschiedene Schwingungsformen aufgetragen, die bei der in Fig. IA dargestellten Speichermatrix 24 auftreten. In Fig. IB sind die Taktimpulsfolgen 01 und 01 dargestellt, die sich phasenmäßig voneinander unterscheiden. Die Spannungsverläufe VWl bis VWA stellen die Spannungszustände an den Wortadressen-Auswahlleitungen Wl bis WA, die Spannungsverläufe VNl bis VN3 die Spannungszustände an den Kondensatoren Cl bis C3 und die Spannungsverläufe KOl bis VO3 die Spannungszustände an den Ausgängen Ol bis 03 dar.

Mit den Bezugszeichen t_v t₂, r₃ und <₄ werden die wahlweisen Schwingungsformen von VWl bis VWA, VNl bis VN3 und VOl bis VO3 für die Fälle bezeichnet, daß die festgespeicherten Inhalte aus der durch die Wortadressen-Auswahlleitung Wl ausgewählten Spalte, aus der durch die Wortadressen-Auswahlleitung Wl ausgewählten Spalte, aus der durch die Wortadressen-Auswahlleitung W3 ausgewählten Spalte bzw. aus der durch die Wortadressen-Auswahlleitung WA ausgewählte Spalte ausgelesen werden.

Fig. 2 A zeigt ein Anordnungsschema für den Fall, bei dem die Speichermatrix 24 in Fig. 1A auf einem einzigen Halbleiterplättchen untergebracht ist. Fig. 2B zeigt einen Querschnitt entlang der in Fig. 2A eingezeichneten Schnittlinie A-A'. in bs Fig. 2A ist das Muster eines Festspeichers vom Longitudinaltyp dadurch ausgebildet, daß unter einer Silizium-Gate-Schicht ein sogenannter vergrabener Bereich entweder vorhanden oder nicht vorhanden ist. Oder anders ausgedrückt, der Teil, bei dem der vergrabene Bereich unter der Silizium-Gate-Schicht vorhanden ist, ist lediglich ein Verbindungsbereich, und an dieser Stelle besteht also praktisch kein MISFET, während an der Stelle, an der unter der Si-Gate-Schicht kein vergrabener Bereich vorhanden ist, voneinander isolierte Source- und Drain-Zonen ausgebildet sind, so daß an dieser Stelle ein MISFET vorliegt.

Nachfolgend soll das Aufbauschema bzw. das Muster des Festspeichers Longitudinaltyp beschrieben werden. In Fig. 2A und 2B bildet eine Si-Gate-Schicht 9, (die der Wortadressen-Auswahlleitung entspricht) die Gate-Zonen der in jeder Spalte angeordneten MISFETs und verbindet die Gates. Der vergrabene Bereich 10 ist durch P⁺-Diffusion an der Stelle ausgebildet, an der nur eine Verbindung gewünscht wird, ohne daß ein MISFET an dieser Stelle sein soll. Da der Bereich 10 direkt unter dem Si-Gate liegt, wird er vor Ausbildung der Si-Gate-Schicht 9 erzeugt. Eine P'''-Verbindungsschicht 11 bildet die Drain-Zonen und die Source-Zonen der in den jeweiligen Zeilen angeordneten MISFETs und dient dazu, die in den jeweiligen Zeilen angeordneten MISFETs in Reihe zu schalten. An den Stellen, an denen keine Bereiche 10 direkt unter den Si-Gate-Schichten 9 ausgebildet sind, befinden sich die Gate-Zonen der jeweiligen MISFETs.

Bei der in Fig. 3 dargestellten Ausführungsform der Erfindung sind — um auch irgendeine gewünschte Zeile der Speichermatrix auswählen zu können - die Speichermatrix 25 und der Wortadressierteile 11 zusätzlich mit einem aus einem Bitdecodierer 26 und einem Bit-Schalter 27 bestehenden Bit-Adressierteil versehen.

Der Bit-Schalter 27 ist eine Steuerschaltung, mit der eine von mehreren Bit-Ausgangsleitungen Bl bis Ö3 ausgewählt wird. Dieser Bit-Schalter 27 ist als Longitudinaltyp integral mit der Speichermatrix 25 aufgebaut. Der Bitdecodierer 26 steuert den Bit-Schalter 27.

Nachfolgend soll die Arbeitsweise des Bit-Schalters 27 anhand des Beispiels, bei dem die Bit-Ausgangsleitung Bl ausgewählt wird, erläutert werden.

Wenn eine Bit-Adressen-Auswahlleitung Yl vom Bitdecodierer 26 ausgewählt wird, werden die MIS-FETs Q23 und Q25 des Bit-Schalters 27 in den nicht leitenden Zustand versetzt. Die mit den Bit-Adressen-Auswahlleitungen Yl und Y3 verbundenen MIS-FETs Q21 bzw. Q22 werden in den leitenden Zustand gebracht, weil an ihnen die Versorgungsspannung anliegt. Die Bit-Ausgangsleitung Bl steht mit einem Anschluß einer Kapazität bzw. eines Kondensators C4 in Verbindung, weil sich die MISFETs Q21 und QIl im leitenden Zustand befinden. Dagegen sind die Bit-Ausgangsleitungen B2 und B3 nicht mit einem Anschluß des Kondensators CA verbunden, da die MISFETs Q23 und Q25 nicht leiten. Auf diese Weise kann die vorgegebene Adresse der Speichermatrix 25 mittels des Wortadressierteils 11 und des Bit-Adressierteils ausgewählt werden.

Bei einer weiteren Ausführungsform gemäß Fig. 4 ist der Bitdecodierer 26' nach dem Lateraltyp aufgebaut, wobei in jeder Zeile des Bit-Schalters 27' ein einziger MISFET angeordnet ist. Der Bit-Schalter 27' enthält einen MISFET Q33 am Schnittpunkt zwischen der Bit- Adressenauswahlleitung Yl und der Bit-Ausgangsleitung Bl, einen MISFET Q34 am Schnitt-

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punkt zwischen der Bit-Adressenauswahlleitung Yl ist.

und der Bit-Ausgangsleitung B2 sowie einen MISFET Entsprechend der in Fig. 4 dargestellten Ausfüh-

QiS am Schnittpunkt zwischen der Bit-Adressenaus- rungsform ist in jeder Zeile des Bit-Schalters nur ein

wahlleitung Yi und der Bit-Ausgangsleitung Bi. Auf einziger MISFET vorgesehen, und daher ergibt sich

Grund dieses Aufbaus ist mit der Kapazität C4 nur ^r> dann, wenn die Speichermatrix und der Bit-Schalter

die Bit-Auswahlleitung verbunden, die den MISFET ein integriert im Longitudinaltyp aufgebaut sind, der

am Schnittpunkt der Bit-Adressenauswahlleitung Vorteil, daß der Entladevorgang nicht behindert bzw.

aufweist, die durch den Bitdecodierer 26' ausgewählt verzögert wird.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Integrierter Halbleiterfestspeicher aus Feldeffekttransistoren mit einer Speichermatrix, einem Wort-Adressierteil zum Anwählen jeweils einer gewünschten Spalte der Speichermatrix, eimern aus einem Bitdecodierer und einem Bitschalter bestehenden Bit-Adressierteil zum Anwählen jeweils einer gewünschten Zeile der Speichermatrix sowie mit einer Ausgangsklemme zur Entnahme der Information, die an dem durch die angewählte: Spalte und die angewählte Zeile bestimmten Matrixpunkt gespeichert ist, bei dem die eine Binärinformation an den Matrixpunkten der Speiclliermatrix durch die Existenz eines einzigen Transistors dargestellt ist, dagegen die andere Binärinformation durch das Fehlen eines Transistors, dadurch gekennzeichnet, daß sämtliche Transistoren (Q9, QlO; QH, Q12; Q13, Q14) jeder ZeUe der Speichermatrix (25) mit ihren Drain-Source-Strecken in Serie geschaltet und diese Zeilen-Serienschaltungen zwischen der Ausgangsklemme (OA) und einer weiteren gemeinsamen Klemme parallel geschaltet sind, und daß die Transistoren (Q21... Q26, Q33... Q35) des Bitschalters (27) in die Zeilen-Serienschaltungen der Speichermatrix (25) in Serienschaltung eingefügt sind (Fig. 3, 4)·

2. Halbleiterfestspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Bit-Schalter (27') nur jeweils einen mit jeder Zeilen-Serienschaltung der Speichermatrix (25) in Serie liegenden Transistor (Q33...Q35) umfaßt (Fig. 4).

3. Halbleiterfestspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Wort-Adressierteil (11) und der Bit-Decodierer (26) jeweils eine Parallelschaltung aus in Spaltenrichtung mit ihren Drain-Source-Strecken in Serie geschalteten Transistoren (QX... Qi, QLS ... QLS; Q16 ... Q20, QL9 ... QLU) umfaßt und jede dieser Spalten-Serienschaltungen eine Ausgangsleitung (Wl... WA; Yl... 73) zur Ansteuerung der entsprechenden in den Zeilen-Serienschaltungen der Speichermatrix (25) und des Bitschalters (27) liegenden Transistoren (Q9 ... QU; QIl... Q26) aufweist (Fig. 3).

4. Halbleiterfestspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß sämtliche Transistoren MIS-Feldeffektransistoren sind.

5. Halbleiterfestspeicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Spalten-Serienschaltungen des Wort-Adressierteils (11) und des Bitdecodierers (26) jeweils einen Lasttransistor (QL5...QLS; QL9...QLU) und mindestens einen Treibertransistor (Ql ... QS; QlS ... Q20) enthalten und der Signalpegel auf der zugehörigen Ausgangsleitung(Wl... WA; Yl... F3) vom Widerstandsverhältnis zwischen Last- und Treibertransistoren abhängt.

6. Halbleiterfestspeicher nach Anspruch S, dadurch gekennzeichnet, daß die Lasttransistoren (QL5... QLIl) MIS-Feldeffekttransistoren vom Verarmungstyp sind, deren Gate-Elektrcide jeweils mit der Source-Elektrode verbunden ist.

7. Halbleiterfestspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß mit der Ausgangsklemme (OA) ein Kondensator (CA) und zwei während unterschiedlicher Zeitintervalle angesteuerte Transistoren (QPA, QT6) verbunden sind und die Ausgangsinformation der Speichermatrix (25) durch die Ladung des Kondensators (CA) während eines der beiden Zeitintervalle gegeben ist