JPS586589A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS586589A JPS586589A JP56101235A JP10123581A JPS586589A JP S586589 A JPS586589 A JP S586589A JP 56101235 A JP56101235 A JP 56101235A JP 10123581 A JP10123581 A JP 10123581A JP S586589 A JPS586589 A JP S586589A
- Authority
- JP
- Japan
- Prior art keywords
- line
- signal
- gate
- clock
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はレキュラー構造のＲＯＭ、ＰＬＡに係り、特に
′１クロックでアクセス可能なダイナミックＲＯＭに好
適な論理回路に関する。
′１クロックでアクセス可能なダイナミックＲＯＭに好
適な論理回路に関する。
従来の１クロツクでアクセス可能なダイナミックＲＯＭ
は第１図に示す様な構成となっていた。
は第１図に示す様な構成となっていた。
ここで１クロツクアクセスとは、半周期ごとに高低が反
転するクロックＴとそのクロックＴの反転クロックＴを
用いてアクセスすることを意味する。
転するクロックＴとそのクロックＴの反転クロックＴを
用いてアクセスすることを意味する。
また、クロックＴ、Ｔがそれぞれノーイレペルにある期
間を、そｊＬぞれ期間Ｔ、Ｔと呼ぶ。
間を、そｊＬぞれ期間Ｔ、Ｔと呼ぶ。
テコ−ダニ内のライン人は期間量（以下でと表記する）
でトランジスタＱ、を介してプリチャージされ、期間Ｔ
（以後Ｔと表記する）でトランジスタ？５１を介して入
力されるアドレス信号”＠＊”０等により選択さｎなけ
ればディスチャージされ、選択されるとプリチャージレ
ベルに保持される。その信号はクロックＴが印加される
ゲート３を通し、インバータ４．５によってＲＯＭセル
２内のラインＣＫドライブされる。Ｔになるとクロック
ゲート３は閉じられラインＡ′１にプリチャージしても
、ラインＣ上の信号は保持される。一方ＲＯＭセル２内
のラインＤ、ＦはＴでプリチャージする。
でトランジスタＱ、を介してプリチャージされ、期間Ｔ
（以後Ｔと表記する）でトランジスタ？５１を介して入
力されるアドレス信号”＠＊”０等により選択さｎなけ
ればディスチャージされ、選択されるとプリチャージレ
ベルに保持される。その信号はクロックＴが印加される
ゲート３を通し、インバータ４．５によってＲＯＭセル
２内のラインＣＫドライブされる。Ｔになるとクロック
ゲート３は閉じられラインＡ′１にプリチャージしても
、ラインＣ上の信号は保持される。一方ＲＯＭセル２内
のラインＤ、ＦはＴでプリチャージする。
０ＭＯ８７はラインＣがＴで読出し信号（ハイ信号）を
伝えている時にＥから貫通電流が流れるのを防止する。
伝えている時にＥから貫通電流が流れるのを防止する。
ＴでラインＣ上に読出し信号がめる場合には、”ＭＯ８
６の付いているラインＤはＥからのディスチャージでロ
ウ信号に、ラインＦＨハイ信号になり、出力ゲート８を
通して出力される。ラインＡ上の信号を直接ラインＣ上
に伝えるため、インバータ４，５が大きくなる。またラ
インＣ上にＴで耽出し信号が伝えられるため、ラインＤ
、をプリチャージする際Ｅからの貫通電流を防止するた
めＫＩ’１Ｍ０８７を配置しなければならないという欠
点があった。このＭＯ８ゲート７はレイアウト時の規則
的な配置を乱し面積が大きくなる欠点がめった。
６の付いているラインＤはＥからのディスチャージでロ
ウ信号に、ラインＦＨハイ信号になり、出力ゲート８を
通して出力される。ラインＡ上の信号を直接ラインＣ上
に伝えるため、インバータ４，５が大きくなる。またラ
インＣ上にＴで耽出し信号が伝えられるため、ラインＤ
、をプリチャージする際Ｅからの貫通電流を防止するた
めＫＩ’１Ｍ０８７を配置しなければならないという欠
点があった。このＭＯ８ゲート７はレイアウト時の規則
的な配置を乱し面積が大きくなる欠点がめった。
本発明の目的は、１クロツクでアクセス可能なＲＯＭで
、セル面積が小さい論理回路を提供することにある。
、セル面積が小さい論理回路を提供することにある。
論理回路をｎＭＯ８，、ｐ・ＭＯＳ、の混在回路で構成
することにより、回路を構成する素子数を減らすことが
できた。
することにより、回路を構成する素子数を減らすことが
できた。
以下、本発明の一実施例を第２図及び第３図により説明
する。
する。
回路構成は、従来インバータ４及び５で構成していた部
分をインバータ１２と２ＭＯ８ゲート１３に置換し、Ｒ
ＯＭセル１０内のラインＪに伝える読出し信号にはクロ
ックＴを用いる。そのためラインＫｔ−プリチャージす
る際にＬへの貫通電流が流れることはなく、従来の回路
でに必要でめったｎＭＯ８７が不要となる。動作の詳細
を以下で説明する。
分をインバータ１２と２ＭＯ８ゲート１３に置換し、Ｒ
ＯＭセル１０内のラインＪに伝える読出し信号にはクロ
ックＴを用いる。そのためラインＫｔ−プリチャージす
る際にＬへの貫通電流が流れることはなく、従来の回路
でに必要でめったｎＭＯ８７が不要となる。動作の詳細
を以下で説明する。
デコーダ９内のラインＧＦｉ第３図Ｇの波形曲線のよう
に、ＴでトランジスタＱｔＫよりＶｃｃにプリチャージ
され、トランジスタ礪を介してＴで大刀されるアドレス
信号ａにより、ＲＯＭ読出しを選択されなければディス
チャージされ（第３図Ｇの×印）、選択されると保持（
同図ＧＯＯ印）される。その信号はＴでゲート開放、Ｔ
でゲート閉鎖となるｎＭＯ８り關ツクゲー）１１を通し
、第３図Ｈのようになる。ここで注目すべき点は、ライ
ンＧがＴでプリチャージされる際、クロックゲート１１
がラインＨとの接続を遮断するため、ラインＨ上にはそ
の前のＴで決定され九読出し選択の信号が保持されるこ
とである。その信号はインバータ１２を通す仁とで、ラ
インＩ上では、第３図１の様にハイ・ロウが反転され、
２ＭＯ８ゲート１３のゲート信号となる。ゲート信号は
ＲＯＭ読出しの場合には第３図工の○印の様にロウ信号
でゲートを開ける動作をし、読出しでない場合には×印
の様にＴでは完全にハイ信号となってゲートを閉じる動
作をする。ＲＯＭ読出し状態でに、クロックＴが２ＭＯ
８ゲート１３を通してＲＯＭセル１０内のラインＪに加
えられる。従来の回路ではＴの期間でも読出し信号ライ
ン（第１図ラインＣ）が読出し状態であるハイ信号にな
る可能性があったが、本発明では読出し信号ラインＪＦ
ｉ、加えられる可能性のめる信号がクロック信号Ｔであ
り、またクロックゲート１５によりＴでは接地さｎるの
で、読出し状態であるハイ信号になる可能性はＴの期間
しかなく、Ｔの期間では必ずロウ信号となっている。一
方、ＲＯＭセル１０内のラインＫ。
に、ＴでトランジスタＱｔＫよりＶｃｃにプリチャージ
され、トランジスタ礪を介してＴで大刀されるアドレス
信号ａにより、ＲＯＭ読出しを選択されなければディス
チャージされ（第３図Ｇの×印）、選択されると保持（
同図ＧＯＯ印）される。その信号はＴでゲート開放、Ｔ
でゲート閉鎖となるｎＭＯ８り關ツクゲー）１１を通し
、第３図Ｈのようになる。ここで注目すべき点は、ライ
ンＧがＴでプリチャージされる際、クロックゲート１１
がラインＨとの接続を遮断するため、ラインＨ上にはそ
の前のＴで決定され九読出し選択の信号が保持されるこ
とである。その信号はインバータ１２を通す仁とで、ラ
インＩ上では、第３図１の様にハイ・ロウが反転され、
２ＭＯ８ゲート１３のゲート信号となる。ゲート信号は
ＲＯＭ読出しの場合には第３図工の○印の様にロウ信号
でゲートを開ける動作をし、読出しでない場合には×印
の様にＴでは完全にハイ信号となってゲートを閉じる動
作をする。ＲＯＭ読出し状態でに、クロックＴが２ＭＯ
８ゲート１３を通してＲＯＭセル１０内のラインＪに加
えられる。従来の回路ではＴの期間でも読出し信号ライ
ン（第１図ラインＣ）が読出し状態であるハイ信号にな
る可能性があったが、本発明では読出し信号ラインＪＦ
ｉ、加えられる可能性のめる信号がクロック信号Ｔであ
り、またクロックゲート１５によりＴでは接地さｎるの
で、読出し状態であるハイ信号になる可能性はＴの期間
しかなく、Ｔの期間では必ずロウ信号となっている。一
方、ＲＯＭセル１０内のラインＫ。
ＭＨＴでトランジスタＱ、を介してＶｃｃにプリチャー
ジする。ラインＪはこの時必ずロウ信号でめるから、Ｌ
への貫通電流はない。そのため従来回路のクロックケー
ト７に不要となる。ＴでＲＯＭセルからの信号読出しが
行たわれる。読出しの場合にはラインＪがハイ信号とな
り、ｎＭｏ５１４の付いているラインＫＦｉディスチャ
ージさｎロウ信号に、ラインＭは保持されてハイ信号と
して出力ゲート１６を通して出力される。読出し選択を
されなかった場合は、ラインＪはロウ信号のままなので
ラインに、Ｍ共にハイ・レベルが保たれる（第３図Ｋ及
びＭＯＸ印）。
ジする。ラインＪはこの時必ずロウ信号でめるから、Ｌ
への貫通電流はない。そのため従来回路のクロックケー
ト７に不要となる。ＴでＲＯＭセルからの信号読出しが
行たわれる。読出しの場合にはラインＪがハイ信号とな
り、ｎＭｏ５１４の付いているラインＫＦｉディスチャ
ージさｎロウ信号に、ラインＭは保持されてハイ信号と
して出力ゲート１６を通して出力される。読出し選択を
されなかった場合は、ラインＪはロウ信号のままなので
ラインに、Ｍ共にハイ・レベルが保たれる（第３図Ｋ及
びＭＯＸ印）。
以上の論理ｔｊｆ１ＭＯ８を主体としたｎＭＯ８〜ｐＭ
Ｏ８混在回路（９ＭＯ８ゲート１３以外はデコーダ、Ｒ
ＯＭセル他全てｎＭＯ８回路）であるが、ｐＭＯ８を主
体とした混在回路も同様な論理で構成できる。
Ｏ８混在回路（９ＭＯ８ゲート１３以外はデコーダ、Ｒ
ＯＭセル他全てｎＭＯ８回路）であるが、ｐＭＯ８を主
体とした混在回路も同様な論理で構成できる。
本発明によれば、１クロツクでアクセス可能なＲＯＭｔ
−、セル面積を小さくして構成できるので、高速アクセ
スを要求されるマイコンチップ内のマイク＊ＲＯＭ等の
設計に対して効果がある。
−、セル面積を小さくして構成できるので、高速アクセ
スを要求されるマイコンチップ内のマイク＊ＲＯＭ等の
設計に対して効果がある。
第１図は従来の１クロツクでアクセス可能なダイナミッ
クＲＯＭの論理回論図、第２図は本発明の論理回路図、
第３図はその回路中での信号の動作タイミングを示した
波形図である。
クＲＯＭの論理回論図、第２図は本発明の論理回路図、
第３図はその回路中での信号の動作タイミングを示した
波形図である。
Claims (1)
- １、デコーダとＲＯＭセルより成るダイナミックＲＯＭ
回路において、ＲＯＭセルをクロック信号でアクセス可
能としたクロックゲート、インバータ、ＰＭＯＳゲート
で構成される論理回路を設けたことを特徴とするダイナ
ミックＲＯＭの論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101235A JPS586589A (ja) | 1981-07-01 | 1981-07-01 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101235A JPS586589A (ja) | 1981-07-01 | 1981-07-01 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586589A true JPS586589A (ja) | 1983-01-14 |
| JPH0316718B2 JPH0316718B2 (ja) | 1991-03-06 |
Family
ID=14295232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101235A Granted JPS586589A (ja) | 1981-07-01 | 1981-07-01 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586589A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3614317A1 (de) | 1985-04-29 | 1986-11-06 | E.R. Squibb & Sons, Inc., Princeton, N.J. | O-sulfatierte ss-lactam-hydroxamsaeuren |
| JPS63204815A (ja) * | 1987-02-20 | 1988-08-24 | Hitachi Ltd | 半導体論理回路 |
| EP0327340A2 (en) * | 1988-02-02 | 1989-08-09 | Fujitsu Limited | Decoder circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917147A (ja) * | 1972-05-29 | 1974-02-15 | ||
| JPS5192134A (ja) * | 1975-02-10 | 1976-08-12 | ||
| JPS56107396A (en) * | 1980-01-29 | 1981-08-26 | Sharp Corp | Semiconductor read only memory |
-
1981
- 1981-07-01 JP JP56101235A patent/JPS586589A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917147A (ja) * | 1972-05-29 | 1974-02-15 | ||
| JPS5192134A (ja) * | 1975-02-10 | 1976-08-12 | ||
| JPS56107396A (en) * | 1980-01-29 | 1981-08-26 | Sharp Corp | Semiconductor read only memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3614317A1 (de) | 1985-04-29 | 1986-11-06 | E.R. Squibb & Sons, Inc., Princeton, N.J. | O-sulfatierte ss-lactam-hydroxamsaeuren |
| JPS63204815A (ja) * | 1987-02-20 | 1988-08-24 | Hitachi Ltd | 半導体論理回路 |
| EP0327340A2 (en) * | 1988-02-02 | 1989-08-09 | Fujitsu Limited | Decoder circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316718B2 (ja) | 1991-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4862348A (en) | Microcomputer having high-speed and low-speed operation modes for reading a memory | |
| US6172531B1 (en) | Low power wordline decoder circuit with minimized hold time | |
| JPH07192470A (ja) | 半導体メモリの出力回路 | |
| US6097651A (en) | Precharge circuitry in RAM circuit | |
| KR0157901B1 (ko) | 출력 제어 회로를 포함하는 디램 | |
| JPH0311034B2 (ja) | ||
| JPH0862299A (ja) | 半導体装置 | |
| JPS6346920B2 (ja) | ||
| JPS586589A (ja) | 論理回路 | |
| US5959910A (en) | Sense amplifier control of a memory device | |
| CA1167117A (en) | Decoder circuit | |
| US5521880A (en) | Integrated circuit memory having control circuitry for shared data bus | |
| Franch et al. | A 640-ps, 0.25-/spl mu/m CMOS, 16/spl times/64-b three-port register file | |
| JPS6159697A (ja) | ゲ−トアレイ | |
| EP1677309A2 (en) | Memory device | |
| JPH01116992A (ja) | センス増幅器制御回路 | |
| JP2908776B2 (ja) | メモリ装置用ライトリカバリ保障回路及び動作信号制御方法 | |
| US6002858A (en) | Cycle time optimization for self-timed read only memory compilers | |
| JPH09231753A (ja) | 半導体記憶装置 | |
| JPS6145314B2 (ja) | ||
| JPH08180695A (ja) | 半導体記憶装置 | |
| JPH0212694A (ja) | 半導体記憶装置 | |
| KR200177248Y1 (ko) | 반도체 메모리의 어드레스 천이 검출회로 | |
| JPH0636586A (ja) | 半導体読み出し専用記憶装置 | |
| JP4102535B2 (ja) | 半導体メモリ素子 |