DE2348984A1 - Anordnung mit feldeffekttransistoren - Google Patents

Anordnung mit feldeffekttransistoren

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DE2348984A1 DE19732348984 DE2348984A DE2348984A1 DE 2348984 A1 DE2348984 A1 DE 2348984A1 DE 19732348984 DE19732348984 DE 19732348984 DE 2348984 A DE2348984 A DE 2348984A DE 2348984 A1 DE2348984 A1 DE 2348984A1
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Description

Anordnung mit Feldeffekttransistoren
Die Erfindung bezieht sich auf eine Anordnung nach dem Oberbegriff des Patentanspruches 1.
Aus der Veröffentlichung '.1A Distributed Gate Bistable MOS-Transistor, Solid State Elektronik H (1971) ,Seiten 799 bis 604, ist eine solche Anordnung bekannt. Die Anordnung besteht aus einem Doppeltransistor mit zwei komplementären Transistoren, deren Kennlinie einenAbschnitt mit feilendem Strom bei steigender Spannung aufweist. Zum Erhalt dieser Kennlinie ist ein Anreicherungs-p-Kanal-MOS-Transistor mit einem Verarmujii\s-n-Kanal-MOS-Transistor in Reihe geschaltet.
Eine Aufgabe der Erfindung besteht darin, im Zusammenhang mit der oben beschriebenen Anordnung eine statische Speicherschaltung anzugeben.
Diese Aufgabe wird durch eine Anordnung gelöst, die durch die in dem Kennzeichen des Patentanspruches 1 angegebenen erfindungsgemäßen Merkmale gekennzeichnet ist.
Ein wesentlicher Vorteil einer erfindungsgemäßen Anordnung besteht darin, daß in Folge der Anwendung eines DoppelT Transistors die Fläche eines Speicherelementes klein gehalten werden kann.
Vorteilhafterweise ist bei der Auswahl"einer erfindungs-
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gemäßen Anordnung über einen Transistor eine Fläche von
2
1600 /Um erreichbar. Bei der Auswahl über eine Diode
/ ρ
ist die Fläche von 900 /um erreichbar. Bei diesen beiden Zahlenangaben ist die Ausführung der Anordnung in einer Aluminium-Gate-Technik mit 5 /um breiten Leitungen vorausgesetzt.
Vorteilhafterweise läßt sich bei einer Si-Gate-Technik
sogar eine Fläche von 625 /um erreichen. Diese Fläche entspricht der Fläche , die ein Ein-Transistor-Speicherelement, unter Voraussetzung der gleichen Entwurfsunterlagen, einnehmen würde.
Ein weiterer Vorteil einer erfindungsgemäßen MOS-Anordnung besteht darin, daß keine Regenerierschaltungen erforderlich sind, weshalb in den Peripherie-Schaltungen Fläche eingespart werden kann.
Ein weiterer Vorteil besteht darin, daß im Gegensatz zu den dynamischen Speicherelementen Zeit beim Betrieb eingespart werden kann.
Weitere Erläuterungen zur Erfindung und zu deren Ausgestaltungen gehen aus den Figuren und der Beschreibung der Erfindung und deren Weiterbildungen hervor.
Die Figuren 1 bis 5 zeigen Schaltbilder von erfindungsgemäßen MOS-Speicheranordnungen.
Die Figur 6 zeigt die Kennlinien einer erfindungsgemäßen MOS-Speicheranordnung.
Die Figur 7 zeigt das Impulsdiagramm zum Ansteuern einer erfindungsgemäßen Speicheranordnung und zum Einschreiben
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und Auslesen in bzw. aus dieser Anordnung.
Die Figur 8 zeigt in schematischer Darstellung die Anordnung eines Doppel-Transistors.
Die Figur 9 zeigt in schematischer Darstellung das Lay-out einer erfindungsgemäßen Speicheranordnung in einer Aluminium-Gate-Technik.
Die Figur 10 zeigt in schematischer Darstellung das Lay-out einer erfindungsgeroäßen MOS-Speicheranordnung in einer Si-Gate-Technik.
Zu der Erfindung führten die folgenden Überlegungen. Bei kleinen Spannungen zwischen den Punkten 36 und 26 der in der Figur 1 durch das Bezugszeichen 7 angegebenen, in der eingangs genannten Literaturstelle beschriebenen bekannten Anordnung, ist der Transistor 1, der vom Anreicherungstyp ist und dessen Gate an einer festen Spannung liegt, verhältnismäßig schwach leitend. Der Transistor 2 ist vom Verarmungstyp und ist im Vergleich zum Transistor 1 verhältnismäßig gut leitend, da die Spannung längs des Transistors 1 wegen der kleinen zwischen den Punkten 36 und 26 angelegten Spannung auch klein ist. Aus diesem Grunde ergibt sich die in der Figur 6 mit 12 bezeichnäbe Kennlinie. Bei kleinen Spannungen ist für diese Kennlinie zunächst der Kennlinienverlauf des Transistors 1 maßgeblich. Bei höheren Spannungen zwischen den Punkten 36 und 26, bei denen der Transistor 1 im Sättigungsbereich arbeitet, ist der Spannungsabfall längs des Transistors 1 so groß, daß in folge des Spannungsablaufes längs des Transistors 1 der Transistor 2 fast gesperrt wird und damit der Strom durch die Anordnung nahezu verschwindet. Bei größeren Spannungen fällt also der Strom wieder ab.
Schaltet man nun gemäß der Erfindung wie in der Figur 1 dar-VPA 9/71O/3H9 509817/0421
gestellt ist in Serie zu der Anordnung 7 ein Lastelement 3j das vorzugsweise aus einem Widerstand oder aus einem Transistor bestehen kann, so ergeben sich bei einem Transistor als Laotelement die beiden, in der Figur 6 dargestellten stabilen Arbeitspunkte 13 und 14· Diese Punkte ergeben sich als Schnittpunkte zwischen der oben bereits beschriebenen Kennlinie 12 und der Kennlinie 30 des Lasttransistors 31. Der Lasttransistor ist wie in der Figur 3 dargestellt mit seinem Drain-Anschluß an den Punkt 36, d. h. also an den Drain-Anschluß des Transistors 1 angeschaltet. Das Gate des Transistors 31 ist mit dem Gate des Transistors 1 verbunden. Die Gatef-Anschlüsse der Transistoren 31 und 1 und der Source-Anschluß des Transistors 31 sind gemeinsam über die Leitung 5 ansteuerbar. Der Drain-Anschluß des Transistors 2 ist über die Leitung 6 ansteuerbar.
Vorzugsweise handelt es sich bei dem Last-Transistor 31 und dem Transistor 2 um n-Kanal-MOS-Transistoren vom Verarmungstyp und bei dem Transistor 1 um einenp-Kanal-MOS-Transistor vom Anreicherungstyp .
Die Leitung 6 liegt vorzugsweise an Masse. Die Versorgungsspannung TJj- liegt an der Leitung 5 an.
Vorzugsweise, insbesondere bei großen Speichermatrizen, ist für jede erfindungsgeraäße HOS-Speicheranordnung ein Aur · Wahlelement vorgesehen. Als Auswahlelement 4 kann bei spiel'--weise eine Diode 41 dienen. In der Figur 2 ist als Auswahl element die Diode 41 vorgesehen, die auf der einen Seite mi. dem Punkt 36 der Anordnung und auf der anderen Seite xni + ··'■ ι Punkt 40 der Bit-Leitung 8 verbunden ist. Die Verwendun einer Diode als Auswahlelement hat den Vorteil, daß dor -· ' enbedarf geringer ist.
Wie in der Fifu■:· 3 dargestellt ist, kann als Auswahlelf auch ein Transistor 42 dienen. Dabei ist dieser Transii -jer
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SAD
die leitung 43 ansteuerbar.
Eine erfindungsgemäße bistabile Speicheranordnung ohne Auswahlelement kann auch allein über die Leitungen 5 und 6 ausgewählt v/erden, wobei die Leitung 5 als Wortleitung und die Leitung 6 als Bit-Leitung dient.
Anhand des Impulsdiagrammes der Figur 7 soll nun der Vorgang des Eineehreibens von Information in eine erfindungsgemäße Speicheranordnung und das Auslesen von Information aus dieser Anordnung beschrieben werden, wenn eine Diode (Fig. Z) als Auswahlelemont verwendet wird. Beim Lesen wird das Potential U^ an der Wortleitung 6 angehoben, so daß über die Diode
4 ein Strom fließt, wenn die Anordnung in dem einen stabilen Punkt 13 ist. Ist die Anordnung dagegen in dem anderen stabilen Punkt 14,so wird kein Strom über die Diode 4 fließen, da die Diode gesperrt ist. In der Figur 7 ist der Zeitpunkt zu Beginn des Lesens mit t., und am Ende des Lesens ipit tp bezeichnet.
Zum Einschreiben wird zunächst das Potential Ug an der Wortleitung bis auf das Yersorgungspotential U1-, das an der Leitung
5 anliegt, abgesenkt. In der Figur 7 entspricht dies dem Zeitpunkt t?. Beim anschließenden Anheben des Potentials an der Wortleitung (Zeitpunkt t.) wird das bistabile Element in den einen stabilen Punkt 13 gesetzt. Wird gleichzeitig das Potential auf der Bit-Leitung 8 angehoben (Zeitpunkt t,-), so bleibt die bistabile Speicherschaltung im Arbeitspunkt 13. Der Impuls auf der Bit-Leitung 8 (tr T)is tg) muß dabei den-Impuls auf der Wortleitung 6 (t. bis t~) überdecken, so daß die Diode immer sperrt.
Soll die erfindungsgeraäße Speicherschaltung in den anderen stabilen Punkt H gebracht werden, so wird das Potential Ug an der Wortleitung 6 zunächst wieder bis auf das Versorgungs-
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potential U^ abgesenkt. (Zeitpunkt tg). Beim anschließenden Anheben des Potentials auf der Wortleitung 6 zum Zeitpunkt tg wird die bistabile Schaltung' zunächst in den stabilen Punkt .13 gesetzt. Um die Speicherschaltung in den stabilen Punkt 14 zu setzen, wird gleich anschließend-· das Potential Ug an der Wortleitung wie beim Lesen jedoch höher angehoben, so daß ein so hoher Strom durch die Diode 4 fließt, daß die Anordnung von dem Punkt 13 in den Punkt' 14 schaltet. Das Potential U1-muß größer als die Einsatζspannungen der Transistoren sein. Vorteilhafterweise wird das Potential zwei- bis dreimal so groß gewählt, während die anderen Potentiale zum Lesen und Schreiben in der Größenordnung der Einsatζspannung gewählt werden können. Die Einsatzspannungen liegen bei dem derzeitigen Technologie-Stand zwischen 0,3 Ϊ und 1,5 V. Vorteilhafterweise ist die hohe Verlustleistung einer erfindungsgemäßen Speicheranordnung im stabilen Punkt H klein und praktisch nur durch die Leckströme in den Transistoren bestimmt. Im stabilen Punkt 13 rührt die hohe Verlustleistung in erster Linie von dem Widerstand des Lastelementes her, der jedoch verhältnismäßig hochohmig ausgeführt werden kann.
In der Figur 4 ist eine erfindungsgemäße Speicheranordnung dargestellt, bei der der Gate-Anschluß 61 des ersten Transistors 1 mit der Leitung 6 verbunden ist. Bei dieser Anordnung sind der erste Transistor 1 und der zweite Transistor 2 vom Verarmungstyp und komplementär zueinander. Vorzugsweise ist der erste Transistor 1 ein n-Kanal-MOS-Transistor und der zweite Transistor 2 ein p-Kanal-MOS-Transistor. Ist die Spannung zwischen den Punkten 36 und 26 kleiner als die Summe der Einsatzspannungen der Transistoren 1 und 2, so sind beide Transistoren leitend. Dies bedeutet, daß der Widerstand zwischen den genannten Punkten bei kleinen Spannungen relativ klein ist.
Ist dagegen die Spannung zwischen den Punkten. 36 und 26 größer als die Summe der Einsatzspan* ngen der Transistoren 1 und 2, so sind diese gesperrt. Dies bedeutet, daß der Widerstand
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zwischen den genannten Punkten sehr groß ist.
Es folgt, daß sich auch für die Schaltung nach der Figur 4 ein ähnlicher Kennlinienverlauf (Kennlinie 12 in Figur 6) wie der der Schaltung nach der Figur 1 ergibt. Mit der Schaltung der Figur 4 kann also auch ähnlich wie mit der Schaltung der Fig. 1 gespeichert werden.
Als Lastelement 3 kann ein Widerstand oder ein Transistor verwendet werden. In der Fig. 5 ist eine Speicheranordnung dargestellt, "bei der als Lastelement der Transistor 31 und als Answahlelement die Diode 41 verwendet Bind. Dabei ist das Gate des Transistors 31 wiederum, wie dies schon im Zusammenhang mit der Figur 2 "beschrieben wurde in dem Punkt 51 mit der Leitung 5 verbunden.
Anstelle der Diode 41 kann auch ein Transistor, wie bereits im Zusammenhang mit der Fig. 3 beschrieben, als Auswahlelement verwendet werden.
Die erfindungsgemäße Speicheranordnung der Fig. 4 bzw. 5 kann auch ohne Auswahlelement, allein über die Leitungen 5 und 6 ausgewählt werden.
Vorteilhafterweise ist eine erfindungsgemäße Anordnung mit MES-Feldeffekttransistoren aufgebaut.
Gemäß einer V/eiterbildung der Erfindung ist die erfindungsgemäße Anordnung mit Sperrschicht-Feldeffekttransistoren aufgebaut .
Vorteilhafterweise ist die erfindungsgemäße Speicheranordnung in ESFI-MOS-Teehnik realisiert. Unter ESFI-Technik wird dabei eine Technik verstanden, bei der auf ein isolierendes Substrat
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epitaktisch inseiförmige, voneinander elektrisch isolierte Halbleiterschichten aufgewachsen sind, wobei die einzelnen Bauelemente in diesen Halbleiterschichten, die vorzugsweise aus Silizium bestehen, angeordnet sind. Eine wesentliche Flächenersparnis kann dadurch erreicht v/erden, daß die Transistoren 1 und 31 in einem sogenannten Doppel-Transistor zusammengefaßt sind. In der "älteren Patentanmeldung P 23 36 821.0 ist ein solcher Doppel-Transistor im einzelnen beschrieben. Die Figur 8 zeigt die schematische Anordnung eines solchen Transistors, bei der die beiden Transistoren das gemeinsame Gate 51 besitzen. Einzelheiten der Figur 4 die bereits im Zusammenhang mit den anderen Figuren beschrieben wurden, tragen die entsprechenden Bezugszeichen.
Die Figur 9 zeigt den Entwurf einer erfindungsgemäßen Speicheranordnung nach der Figur 2 in einer Aluminium-Gate-Technik auf einem isolierenden Substrat. (ESFI-^-MOS-Technik). Bei diesem
2 Entwurf wird eine Fläche von 900 /um beansprucht, wobei für die Leiterbahnbreiten und die Leiterbahnabstände 5 /um angesetzt sind, Einzelheiten der Figur 9 die bereits im Zusammenhang mit den anderen Figuren beschrieben sind tragen die entsprechenden Bezugszeichen. Dabei stellen die durchgehenden Linien 80 die Siliziumschicht dar. In der vorzugsweise η-leitenden Siliziumschicht sind die durch punktierte Linien 70 angegebenen p-G-eblete enthalten. Alumini'umleiterbahnen sind durch strichlierte Linien 90 dagestellt. Die punktierten Flächen 36, 40 und 51 stellen Kontaktstellen zwischen den Aluminiumleiterbahnen und der Siliziumschicht dar. Die Speicheranordnung nach Figur 2 kann bei Anwendung einer Si-Gate-Technik auf einer Fläche von etwa 625 /um integriert werden. In der Figur 10 ist das Lay-out für eine solche Schaltung dargestellt. Einzelheiten der Figur 10 die bereits im Zusammenhang mit den anderen Figuren erläutert wurden tragen die entsprechenden Bezugszeichen. Bunch durchgehende Linien 81 ist dabei die Siliziumschichdie vorzugsweise η-dotiert ist, dargestellt. In dieser Sei ■·'<■· angeordnete p-dotierte Bereiche sind durch strich-punktier' VPA 9/7IO/3I49
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!AD OB5QINAL
Linien 64 dargestellt. Die Silizium-Gateschichten der Transistoren sind durch punktierte Linien 71 angegeben. Aluminiumleiterbahnen sind durch strichlierte Linien 91 dargestellt. Die punktierten Flächen 16, 26,36 und 51 stellen die Kontaktstellen zwischen den Aluminiumleiterbahnen und der Siliziumschicht dar. Gleiche Entwurfsunterlagen vorausgesetzt ist die Fläche, die die Anordnung der Figur 10 in Anspruch nimmt etwa ebenso groß wie die Fläche eines Ein—Transistor-Speicherelementes in Si-Gate-Technik. Im Gegensatz zu der erfindungsgemäßen Speicheranordnung handelt es bei dem Ein-Transistor-Speicherelement um ein dynamisches Speicherelement, das zusätzlich Regenerierstufen benötigt, während die erfindungsgemäße Speicheranordnung ein statisches Speicherelement ist, das vorteilhafterweise keine zusätzlichen Regenerierstufen benötigt.
16 Patentansprüche
10 Figuren
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Claims (16)

  1. Patentansorüche
    M J Anordnung mit einem ersten und mit einem zweiten Feldeffekttransistor, wobei diese Transistoren zueinander komplementär und .in Reihe geschaltet sind und wobei der zweite Transistor vom Verarmungstyp ist, dadurch gekennzeichnet , daß bei einer Speicheranordnung ein Lastelement (3> 31) zusätzlich zu den Transistoren (1, 2) in Reihe geschaltet ist, ' wobei das Lastelement mit einem Anschluß (36) mit dem Drain-Anschluß des ersten Transistors (1) verbunden ist und wobei das Lastelement mit seinem anderen Anschluß (35) mit einer Leitung (5)f an der eine Versorgungsspannung anliegt, verbunden ist, daß der Drain-Anschluß(26)des zweiten Transistors (2) mit einer Leitung (6) verbunden ist, und daß der Gate-Anschluß des zweiten Transistors mit dem Drain-Anschluß des ersten Transistors verbunden ist.
  2. 2. Anordnung nach Anspruch 1, dadurch gekennzeich net , daß sie über die Leitung (5) und über die Leitung (6) direkt auswählbar ist, wobei die Leitung (5) als Wortleitung und die Leitung (6) als Bit-Leitung dient.
  3. 3· Anordnung nach Patentanspruch 1, dadurch g e k e η η zeichnet , daß zwischen dem einen Anschluß (36) des Lastelementes und einer Bit-Leitung (8) ein Auswahlelement (4, 41, 42) vorgesehen ist.
  4. 4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch ge kennzeichnet , daß der erste Transistor (1) vom Anreicherungstyp ist und daß sein Gate-Anschluß (51) mit der Leitung (5) verbunden ist.
  5. 5. Anordnung nach einem der Ansprüche 1 bis 3, dadurch ge kennzeichnet , c"^ß der erste Transistor vom Ver-
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    armungstyp ist und daß sein Gate-Anschluß (61) mit der Leitung (6) verbunden ist·.
  6. 6. Anordnung nach einem der Ansprüche 1 bis 5, dadurch ge kennzeichnet , daß das Lastelement ein Widerstand ist'.
  7. 7. Anordnung nach einem der Ansprüche 1 bis 5, dadurch ge
    kennzeichnet - , daß das Lastelement ein Transistor (31) vom Verarmungstyp ist, wobei der Gate-Anschluß dieses
    Transistors mit der Leitung (5) verbunden ist.
  8. 8. Anordnung nach Anspruch 3, dadurch gekennzeich- net , daß das Auswahlelement eine Diode ist.
  9. 9. Anordnung nach Anspruch 3> dadurch gekennzeich net , daß das Auswahlelement ein Transistor ist, welcher
    über seinen Gate-Anschluß steuerbar ist.
  10. 10. Anordnung nach einem der Ansprüche 1 bis 9, dadurch ge kennzeichnet , daß der .erste Transistor (1) und der Lasttransistor (31) in einem Doppeltransistor integriert sind, wobei beide Transistoren zueinander komplementär sind.
  11. 11. Anordnung nach einem der Ansprüche 1 bis 10, dadurch ge
    kennzeichnet , daß die Anordnung mit MES-FeIdeffekttransistoren aufgebaut ist.
  12. 12. Anordnung nach einem der Ansprüche 1 bis 10, dadurch ge
    kennzeichnet , daß die Anordnung mit Sperrschicht-Feldeffekttransistoren aufgebaut ist.
  13. 13. Anordnung nach einem der Ansprüche 1 bis 10, dadurch ge kennzeichnet , daß die Anordnung in einer Technik
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    aufgebaut, ist, bei der auf einem isoLierenden Substrat aus Spinell oder Saphir eine epitaktische Siliziumschicht abgeschieden ist.
  14. 14. Anordnung nach einem der Ansprüche 1 bis 8, dadurch ge kennzeichnet , daß die Anordnung in einer Aluminium-Gate-Technik aufgebaut ist (Figur 9)·
  15. 15· Anordnung nach einem der Ansprüche 1 bis 8, dadurch ge kennzeichnet , daß die Anordnung in einer Si-Gate-Technik aufgebaut ist (Figur 10).
  16. 16. Verfahren zum Betrieb einer Anordnung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet , daß zum Auslesen von Information das Potential Ug an der Wortleitung (6) so angehoben wird, daß über die Diode (4) ein Strom fließt wenn die Anordnung in dem einen stabilen Punkt (13) ist und daß über die Diode (4) kein Strom fließt wenn sich die Anordnung in dem anderen stabilen Punkt (14) befindet (t., - t,), daß zum Einschreiben von Information das Potential Ug an der Wortleitung (6) auf das Potential U5, das an der Leitung (5) anliegt abgesenkt wird (t^), daß zum Setzen der Anordnung in den einen stabilen Punkt (13) das Potential Ug an der Wortleitung (6) angehoben wird (t,) und daß gleichzeitig das Potential Ug an der Bit-Leitung angehoben wird (tj-), wobei der Impuls auf der Bit-Leitung (8) (t,- - tg) den Impuls auf der Wortleitung (6) (t^- trj) überdeckt, und daß zum Setzen der Anordnung in den anderen stabilen Punkt (14) das Potential Ug an der Wortleitung (6) angehoben wird, daß dadurch die Anordnung zunächst in den einen stabilen Punkt (1£) gesetzt wird, daß anschließend das Potential Ug an der Wortleitung (6) höher angehoben wird, so daß ein so hoher Strom durch die Diode (4) fließt, daß die Anordnung in den anderen stabilen Punkt (14) schaltet.
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