DE2453319A1 - Anordnung mit zwei komplementaeren feldeffekttransistoren - Google Patents

Description

• Anordnung mit zwei komplementären Feldeffekttransistoren.
• Die Erindtuig betrifft eine wie im Oberbegriff des Patentanspruches 1 angegebene Anordnung.
• Bei der Entwicklung von Halbleiterspeichern ist es ein wesentliches Ziel, Speicherelemente mit hoher Packungsdichte herzustellen. Dabei ist man besonders auch an Speicherelementen mit statischer Technik interessiert, bei denen die Information nicht in regelmäßigen Zeitabständen regeneriert zu werden braucht und bei denen daher der Betrieb in einer Anlage einfacher ist als bei Verwendung von Speicherelementen in dynamischer Technik. In der Hauptanmeldung P 25 48 984.1 ist eine statische Speicherschaltung mit zwei komplementären FET-Transistoren beschrieben, die sich für die Herstellung kleinflächiger Speicherelemente eignet, wobei diese Anordnung durch periphere Schaltelemente, wie z.B. ein Auswahlelement und ein Lastelement, ergänzt wird. Aus "Electronics Intern." Apr.18, 1974, S.5E und aus "IEEE Transactions on Electron Devices", 1974, S.448 ist eine als "Diode" bezeichnete Anordnung aus zwei in Reihe geschalteten FET-Transistoren bekannt, wobei die Gate-Eleictrode des ersten Transistors mit der Drain-Elektrode des zweiten Transistors und die Drain-Elektrode des ersten Transistors mit der Gate-Elektrode des sweiten Transistors verbunden sind. Das Schaltbild dieser Diode entspricht damit der in der Hauptanmeldung angegebenen Anordnung von zwei FET-Transistoren. In "IEEE Transactions", 1974, S.448 ist dabei eine Ausführungsform angegeben, die für einen Aufbau in integrierter Bauweise geeignet ist. Sie be steht aus einem n-Kanal-Pr.T-Transistor mit einem "Back-Gate" (einem Substrat-Gate) und einem diffundierten p-Kanal-Sperrschicht-Feldeffekttransis-tor. Dabei ist das Element so aufgebaut, daß das Gate-Gebiet des p-Kanal-Sperrschicht-Transistors zusammen mit dem Drain-Gebiet des ersten n-Kanal-FET-Transistors ein zusammenhängendes dotierte s Gebiet bilden, und daß ebenso das Drain-Gebiet des zweiten p-Kanal-Sperrschicht-Transistors und das "Back-Gate" des n-Kanal-Transistors ein zusammenhängendes diffundiertes Gebiet darstellen Das Element ist dabei so ausgeführt, daß in einem n-Substrat eine p-dotierte Zone erzeugt wird und in dieser p-dotierten Zone zwei hoch p-dotierte Gebiete, zwei hoch n-dotierte und ein einfach n-dotiertes Kenal-Gebiet erzeugt werden. Ein solcher Aufbau hat den Vorteil, daß durch die Zusammenlegung von Gate- und Drain-Elektrode eine gewisse Platzersparnis auftritt; er hat jedoch andererseits den Nachteil 3 daß periphere Schaltelemente, die zum Aufbau eines Speicherelementes zusätzlich notwendig sind und die beispielsweise in einer MOS-Technik ausgeführt sind, nicht gemeinsam mit den zur Herstellung der beiden FET-Transistoren notwendigen Verfahrensschritten hergestellt werden können. Der wie oben angegebene Aufbau macht vielmehr zusätzliche Verfahrens schritte notwendig.
• Aufgabe der Erfindung ist es, für eine Anordnung aus zwei FET-Transistoren einen solchen Aufbau anzugeben, so daß sie leicht mit den für ein Speicherelement notwendigen peripheren Schaltelementen integriert werden kann und gemeinsam mit diesen nur einer geringen Platzbedarf und wenige Verfahrensschritte für ihre Herstellung benötigt.
• Diese Aufgabe wird bei einer wie im Oberbegriff des Patentanspruches 1 beschriebenen Anordnung erfindungsgemäß in der im kennzeichnenden Teil des Anspruches 1 angegebenen Weise gelöst.
• Ein Vorteil der erfindungsgemäßen Anordnung ist, daß zu ihrer Herstellung für die Dotierung der einzelnen Gebiete nicht mehr als drei Dotierungsachritte notwendig sind. Weiterhin lassen sich zusätzliche Schaltelemente, wie z. Br ein Las-ttransistor und eine Auswahidiode, besonders einfach an die beiden FET-Transistoren anfügen.
• Vorzugsweise werden durch ein entsprechendes "lay-out" die Gebiete 24 und 3 so gestaltet, daß sie ineinander übergehen.
• Da nach der Schaltung das als Drain-Elektrode des ersten FET-Transistors dienende Gebiet 24 mit dem als Gate-Elektrode dienenden Gebiet 3 leitend verbunden sein muß, wird durch eine solche Gestaltung der Gebiete 24 und 3 eine Kontaktbahn, wie z.B. eine Metallschicht, b$erflüssig.
• Vorteilhaft ist es, wenn die Gebiete vom ersten Leitfähigkeitstyp p-leitend, die vom zweiten Leitfähigkeitstyp n-leitend dotiert sind. Als Auswahlelement läßt sich dann eine Schottky-Diode verwenden, die durch eine auf das Gebiet 3 aufgebrachte Metallschicht realisiert wird; der Übergang zwischen dem nleitenden Gebiet 3 und dieser Metallschicht ist dann eine Schottky-Diode.
• Zur Erzielung einer gut leitenden ohmschen Verbindung der Gebiete 23, 24 und 25 mit den Metallkontakten 26, 27 und 28 sind diese Gebiete 23, 24 und 25 vorteilhafterweise hoch n-dotiert, z.B. mit einer Ladungsträgerkonzentration 101 8/cm3.
• Für die Herstellung einer erfindungsgemäßen Anordnung ist eine Massiv-Silizium-Technik besonders geeignet.
• Im folgenden wird beschrieben und anhand der Figuren näher erläutert, wie eine erfindungsgemäße Anordnung aufgebaut ist und hergestellt werden kann.
• Fig.1 zeigt schematisch einen Querschnitt durch ein Speicher element, Fig.2 zeigt eine erfindungsgemäße Anordnung in einer Schaltung als Speicherelement.
• Zur Herstellung des in Fig.1 schematisch dargestellten Speicherelementes werden in einem p-leitenden Material, z.B. einer Scheibe aus p-Silizium, zwei voneinander getrennt liegende n-dotierte Gebiete 3 und 20 z.B. durch Diffusion erzeugt.
• Durch einen weiteren Dotierungsschritt wird das n-leitende Gebiet 20 an seinen beiden Enden und in der Mitte durch drei hoch n-dotierte Zonen, die eine Ladungsträgerkonzentration von 1018/cm3 haben, durchsetzt. Danach werden in einem weiteren Dotierungsschritt in dem Gebiet 20 zwei p-dotierte Bereiche 21 und 22 erzeugt sowie in dem Gebiet 3 der p-dotierte Bereich 5. Die n-dotierten Bereiche 20 und 3 sind dabei so gestaltet, daß sie im Halbleiterkörper ineinander übergehen und somit miteinander leitend verbunden sind. Im Anschluß daran werden die Metallelektroden 4, 6, 7 sowie 26, 27, 28 und 29 aufgebracht. Der Übergeng zwischen dem n-leitenden Gebiet 3 und der Metallelektrode 4 ist ein Schottky-Kontakt, der die Auswahldiode des Speicherelementes darstellt. Die Anordnung aus den dotierten Gebieten 23, 20, 21 und 24 stellt mit den dazugehörenden Metallelektroden den Lasttransistor des Speicherelementes dar. Dabei ist die Elektrode 4 mit der Bit-Leitung 37 verbunden und die Elektrode 26 mit der Wortleitung 36. Weitere Verbindungsleitungen sind in Fig. 1 mit 15 bzw. 16 bezeichnet.
• Die Fig.2 zeigt ein Speicherelement mit einer durch die Linie 31 umwandeten erfindungsgemäßen Anordnung aus zwei Feldeffekttransistoren 32 und 33. lilt 34 ist der Lasttransistor, mit 35 die als Auswahlelement dienende Diode bezeichnet. Über die Wort-Leitung 36 und die Bit-Leitung 37 ist das Speicherelement mit weiteren Speicherelementen einer Matrix verbunden.
• 5 Patentansprüche 2 Figuren

Claims (5)

1. P a t e n t a n s p r ü c h e Anordnung mit einem ersten und einem zweiten Feldeffekttransistor, wobei diese Transistoren zueinander komplementär und in Reihe geschaltet sind, und wobei der zweite Transistor vom Verarmungstyp ist, zur Verwendung in einer Speicheranordnung nach Patent . ... ... (P 23 48 984.1), dadurch g e k e n n z e i c h n e t , daß in einem Halbleiterkörper mit einem Substrat (2) vom ersten Leitfähig. -keitstyp ein dotiertes Gebiet (3) vom zweiten Leitfähigkeitstyp vorhanden ist, das bis zur Oberfläche des Halbleiterkörpers verläuft und dort wenigstens zu einem Teil von einem Metallanschluß (4) bedeckt ist und das ein Kanalgebiet (5) vom ersten Leitf;M'iigkeitstyp umschließt, wobei das Kanalgebiet (5) an die Oberfläche des Halbleiterkörpers angrenzt und dort mit einem Source-Anschluß (6) und einem Drain-Anschluß (7) versehen ist, daß ein weiteres dotiertes Gebiet (20) von zweiten Leitfähigkeitstpy vorhanden ist, welches ein erstes dotiertes Gebiet (21) vom ersten Leitfähigl;ei-tstyp und ein zweites dotiertes Gebiet (22) von ersten Leitfähigkeitstyp umschließt, die an der Oberfläche des Halbeiterkörpers angrenzen, daß das Kanalgebiet (20) in den Bereichen, in denen es an die Halbleiterkörper-Oberfläche angrenzt, von dotierten Zonen (2, 24 und 25) vom zweiten Leitfähigkeitstyp durchsetzt ist, daß an diesen dotierten Zonen vom zweiten Leitfähigkeitstyp Metallkontakte (26, 27 und 28) angebracht sind, wobei der Metallkontakt (27) so ausgebildet ist, daß er die Zone (24) mit dem Gebiet (2g) elektrisch leitend verbindet, daß die Zone (24) mit dem Gebiet (3), der Anschluß (23) mit den Anschluß (6), und der Anschluß (7) mit einer auf den Gebiet (22) aufgebrachten Metallschicht (29) leitend verbunden sind.
2. 2. Anordnung nach Anspruch 1, dadurch g e k e n n z e i c h -n e t , daß die Gebiete (24) und (3) ineinander übergehen.
3. 3. Anordnung nach Anspruch 1 und 2, dadurch g e k e n n -z e i c h n e t , daß die Gebiete vom ersten Leitfähigkeitstyp p-leitend, die vom zweiten Leitfähigkeitstyp n-leitend sind.
4. 4. Anordnung nach Anspruch 5, dadurch g e k e n n z e i c h -n e t , daß die Zonen (23, 24 und 25) hoch n-dotiert sind.
5. 5. Anordnung nach einen der Ansprüche 1 bis 4, dadurch g e -k e n n z e i c h n e t , daß sie in Massiv-Silizium-Technik aufgebaut ist.