DE2539967A1 - Logikgrundschaltung - Google Patents

Logikgrundschaltung

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DE2539967A1 DE19752539967 DE2539967A DE2539967A1 DE 2539967 A1 DE2539967 A1 DE 2539967A1 DE 19752539967 DE19752539967 DE 19752539967 DE 2539967 A DE2539967 A DE 2539967A DE 2539967 A1 DE2539967 A1 DE 2539967A1
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Description

Die Erfindung bezieht sich auf eine Logikgrundschaltung nach dein Oberbegriff des Patentanspruches 1.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Logikcrundschaltung anzugeben, die im Vergleich zu den entsprechenden bekannten Logikgrundschaltungen eine große Integrationsdichte auf v/eist.
Diese Aufgabe v/ird durch eine v;ie eingangs bereits erwähnte Logikgrundschaltung gelöst, die durch die in dem Kennzeichen des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist.
Der v/o cent Ii ehe Vorteil der erfindungsgemäßen Logikgrundschaltung besteht daran, daß die Notwendigkeit einer gegenseitigen Isolation der einzelnen Bauelemente entfällt. Auf diese Weise kann die gleiche Packungsdichte v/ie bei herkömmlichen MOS-S cha It UU ge η erreicht v/erden«
Vorteilhafterv/eise verfügen die erfindungsgemäßen Logikgrundschaltungen über einen höheren "fen out" als die entsprechenden Grundschaltungen des Standes der Technik. Dabei v/ird unter "fan out" die Möglichkeit, nachfolgende Eingänge treiben zu können, verstanden.
Ein v/eiterer Vorteil der Erfindung liegt darin, daß die Möglichkeit einer Ein- und Ausgangsverzweigung größer ist als bei den bekannten Anordnungen.
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OFUGtNAL INSPlCTED
Vorteilhafterweise lassen sich mit Hilfe der erfindungsgemäßen Logikgrundschaltungen je nach Anordnung der Mehrfach-Gate-Strukturen "NAND"- und "NOR"-Gatter -verwirklichen.
Ein weiterer Vorteil der Erfindung besteht darin, daß sich Leistungsstufen mit Darlington-Ausgang und offenem Emitter zusätzlich auf dem Chip integrieren lassen.
Vorteilhafterweise ist die Störsicherheit der erfindungsgemäßen Logikgrundschaltung aufgrund der hohen Spannungspegel und des niedrigen Ausgangswiderstandes verhältnismäßig hoch.
Weitere Erläuterungen zur Erfindung gehen aus der Beschreibung und den Figuren hervor.
Fig.1 zeigt in schematischer Darstellung eine Aufsieht auf ein erfindungsgemäßes "NAND"-Gatter,
Fig.2 zeigt den Querschnitt durch das erfindungsgemäße "NAND"-Gatter nach Fig.1,
Fig.3 zeigt das Prinzipschaltbild eines Gatters mit einem normalen und mit einem Leistungsausgang mit offenem Emitter bei einem »NAND»~Gatter,
Fig.4 zeigt in schematischer Darstellung eine Aufsicht auf ein afindungsgemäßes "NOR"-Gatter,
Fig.5 zeigt den Querschnitt durch das erfindungsgemäße "NOR"-Gatter nach Fig.1,
Fig.6 zeigt das Prinzipschaltbild eines Gatters mit einem normalen Ausgang und mit einem Leistungsausgang, mit offenem Emitter bei einem "NOR"-Gatter und
Fig.7 zeigt das Prinzipschaltbild eines "NAND"-Gatters mit zwei bzw. drei Eingängen.
Die erfindungsgemäßen Logikschaltungen sind aus MOS-Feldeffekttransistoren und bipolaren Transistoren aufgebaut. Sie besitzen die Möglichkeit einer Ein- und Ausgangsverzweigung zur Realisierung logischer Funktionen. Dabei werden die Vorteile des hohen
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Eingangswiderstandes der MOS-Feldeffekttransistoren und des niedrigen Ausgangsv/iderstandes der bipolaren Transistoren miteinander verknüpft. Die Gatter weisen dementsprechend einen hohen "fön out" bei hoher Störsicherheit auf.
Zunächst soll die Erfindung anhand des technologischen Aufbaues eines uNAND"~Gatters nach den Fig.1 und 2 beschrieben v/erden. Einzelheiten der Fig.1, die auch in Fig.2 auftauchen, tragen die entsprechenden Bezugszeichen. Die Logikgrundschaltung besteht aus den Transistoren 1, 2 und 3. Dabei handelt es sich beispielsweise bei den Transistoren 1 und 3 um p-Kanal-MOS-Feldeffekttransistoren. Der Transistor 2 ist dann ein vertikaler npn-Transistor mit zwei Emittern. Der Transistor 1, der vorzugsweise vom Anreicherungstyp ist und der beispielsweise in der η-dotierten Schicht 10 angeordnet ist, wobei diese vorzugsweise auf einer η -dotierten vergrabenen Schicht 100 aufgebracht ist, weist ein p-dotiertes Source-Gebiet 11 und ein ebenfalls p-dotiertes Drain-Gebiet 12 auf. Dabei ist das Source-Gebiet mit dem Anschluß 111 verbunden. Oberhalb der Fläche zwischen dem Source-Gebiet 11 und dem Drain-Gebiet 12 des Transistors befinden sich, v/ie insbesondere aus Fig.1 ersichtlich ist, durch eine Isolierschicht 133, bei der es sich vorzugsweise um eine SiO2-Schicht handelt, von der Schicht 10 getrennt die Gate-Elektroden 131 und 132. Der Transistor 1 ist dann leitend, wenn an einer der beiden Gate-Elektroden 131 und 132 eine Gatespannung anliegt, die unter dieser Elektrode eine Anreicherungsschicht erzeugt bzw. aufrechterhält. Das p-dotierte Drain-Gebiet 12 des Transistors 1 stellt gleichzeitig die Basis des bipolaren npn-Transistors 2 mit Mehrfach-Emitter dar. Dabei sind in diesem p-dotierten Gebiet 12 des Emitter-Gebiet 21 des Transistors 2 und das Emitter-Gebiet 22 des Transistors 2 eindiffundiert. Diese Gebiete 21 und 22 sind η-dotiert. Das Gebiet 21 ist mit dem Anschluß 211 verbunden. Das Gebiet 22 ist mit dem Anschluß 331 verbunden. Die n^-dotierte Schicht 10 ist vorzugsweise mit der Versorgungsspannung Ug verbunden und stellt gleichseitig dos Kollektor-Gebiet des Transistors 2 dar. Ebenfalls mit dem An-
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Schluß 331 verbunden sind das p~dotierte Source-Gebiet 31 des Transistors 3 und der Gateanschluß 33 dieses Transistors 3. Der Anschluß 321 des p-dotierten Drain-Bereiches 32 des Transistors 3 stellt vorzugsweise den Masseanschluß dar.
Der Querschnitt der Fig.2 dieser Grundschaltung entspricht den Schaltbild der Fig.3 ohne den Transistor 4. ■ Im folgenden soll kurz die Funktion des »NAND"-Gatters beschrieben werden. Wenn an den Eingängen 131 und 132 jeweils ein Signal mit hohem Pegel (H) anliegt, führt dies dazu, daß der Transistor 1 vom Anreicherungstyp gesperrt wird. Dies "bewirkt, daß der bipolare Transistor 2 gesperrt wird und daß auf diese Weise an dem Ausgang 331 , ein Signal mit tiefem Pegel (L) anliegt. Liegt an einem der Eingänge 131 oder 132 ein Signal L an, so leitet der Transistor 1, v/as bewirkt, daß die an dem Anschluß 111 anliegende Betriebsspannung U-Q, vermindert um den ,Spannungsabfall am Transistor 1, an die Basis 12 des Transistors 2 gelangt. Dadurch wird der Transistor 2 in den leitenden Zustand versetzt und an den Ausgang 331 gelangt das Signal H.
Durch den erfindungsgemäßen Aufbau dieser Logikgrundschaltung ist eine Isolation der einzelnen Transistoren 1 bis 3 voneinander nicht notwendig, da die n-Epitaxie-Schicht 10 durchgehend an +UR gelegt wird. Auf diese l'Jeise lassen sich hohe Integration π dicht en erreichen. Der Platzbedarf pro Gatter kann bei
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etwa 1500/um liegen.
Durch die Integration eines v/eiteren npn-Transistors 4 (Fig.3) läßt sich ein Leistungsausgang 41 als Darlington-Stufe mit offenem Emitter erzeugen.
Vorzugsweise wird der Lasttransistor 3 als p-Kana!-MOS-Transistor vom Verarmungstyp ausgeführt, da damit die niedrigsten Schaltzeiten erreichbar sind.
Im folgenden soll nun der technologische Aufbau eines "NOR"~Gat-
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ters nach den Fig.4 und 5 beschrieben werden. Einzelheiten dieser Figuren, die bereits Kit den anderen Figuren beschrieben v/urden, tragen die entsprechenden Besugszeichen. Die Logikgrundschaltung besteht aus den Transistoren 1', 2 und 3. Dabei handelt es sich beispielsweise bei den Transistoren 1' und 3 um p-Kanal-MOS-Feldeffekttransistoren. Der Transistor 2 ist dann ein vertikaler npn-Transistor mit zwei Emittern. Der Transistor 1r, der vorzugsweise vom Anreicherungstyp ist und der beispielsweise in der η-dotierten Schicht 10 angeordnet ist, weist ein p~dotiertes Source-Gebiet 11' und ein ebenfalls p-dotiertes Drain-Gebiet 12' auf. Dabei ist das Spurce-Gebiet 11' mit dem Anschluß 111' verbunden. Oberhalb der Fläche zwischen dem Source-Gebiet 11' und dem Drain-Gebiet 12' des Transistors 1' befinden sich, wie insbesondere aus Fig.4 ersichtlich ist, durch eine Isolierschicht 133', bei der es sich vorzugsweise um eine SiO^- Schicht handelt, von der Schicht 10 getrennt die Gate-Elektroden 131' und 132'. Der Transistor 1' leitet, wenn an beiden Gate-Elektroden 131' und 132' eine Gatespannung anliegt, die unter jeder Gate-Elektrode einen p-Kanal erzeugt. Das p~dotierte Drain-Gebiet 12' des Transistors 1' stellt wieder die Basis des bipoloren npn-Transistors 2 mit Hehrfach-Emitter dar. Dabei sind in diesem p-dotierten Gebiet- 12' das Emitter-Gebiet 21 des Transistors 2 und das Emitter-Gebiet 22 des Transistors 2 eindotiert« Diese Gebiete 21 und 22 sind η-dotiert. Das Gebiet 21 ist mit dem Anschluß 211 verbunden. Das Gebiet 22 ist mit dem Anschluß 331 verbunden. Die η-dotierte Schicht 10 ist mit der Versorgungsspannung U„ verbunden und stellt gleichzeitig des Kollektor-Gebiet des Transistors 2 dar. Wiederum mit dem Anschluß 331 verbunden sind das p~dotierte Source-Gebiet 31 des Transistors 3 und der Gateanschluß 33, der durch die Isolierschicht 331, die vorzugsweise aus SiOp besteht, von der Schicht 10 getrennt ist, dieses Transistors 3. Der Anschluß 321 des p-dotierten Drain-Gebietes 32 des Transistors 3 stellt vorzugsweise den Masseanschluß dar.
Das Prinzipschaltbild dieser "NOR"-Gründschaltung entspricht dem
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Schaltbild der Fig.6 ohne den Transistor 4. Im folgenden soll kurz die Funktion des "NOR"-Gatters beschrieben werden. Wenn an den Eingängen 131 ' und 132' jeweils ein niederpegeliges Signal (L) anliegt, fuhrt dies dazu, daß der Transistor 1' vom Anreicherungstyp leitet. Dies bev.'irkt, daß der bipolare Transistor 2 leitend geschaltet wird und daß auf diese Weise an dem Ausgang 331 ein hochpegeliges Signal (H) anliegt. Liegt an nur einem der Eingänge 131 ' oder 132' ein Signal H an, so sperrt der Transistor 1', was bev.'irkt, daß die an dem Anschluß 111 anliegende Betriebsspannung Uß nicht an die Basis 12' des Transistors 2 gelangt. Dadurch wird der Transistor 2 gesperrt und an dem Ausgang 331 liegt das Signal L.
Die bei dieser Schaltung infolge des Spaltes zwischen den Gate-Elektroden 131f und 132' auftretende Potentialbarriere kann beispielsweise, wie dies von CCD-AnOrdnungen her bekannt ist, durch Ionenimplantation oder durch die Verwendung einer Si-Al-Gate-Technologie verringert v/erden.
Vorzugsweise wird der Lasttransistor 3 wieder als p-Kana 1-IiOS--Transistor vom Verarmungstyp ausgeführt, da damit die niedrigsten Schaltzeiten erreichbar sind.
Durch die Integration eines v/eiteren npn-Transistors 4 (Fig.6) lassen sich wiederum Leistungsausgänge als Darlington-Stufen mit offenem Emitter erzeugen.
Die im Zusammenhang mit der "NAMD"-Grundschaltung angeführten Vorteile.gelten auch für die "NOR"~Grundschaltung.
Nach der Erfindung können auch Logikschaltungen mit n-Kanal-Feldeffekttransistoren und vertikalen pnp-Transistoren aufgebaut werden. In diesem Fall sind die in den oben angegebenen Schaltungsbeispielen jeweils aufgeführten Dotierungen durch die entgegengesetzten Dotierungen und die dort angegebenen Spannungen durch Spannungen der entgegengesetzten Polarität zu ersetzen.
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Weitere Schaltungsvarianten ergeben sich, wenn zwei erfindungsgemäße Grundschaltungen auf eine Last arbeiten. In Fig.7 ist als Beispiel eine solche Schaltung, die aus einem bereits beschriebenen "NAND"~Gate und einem Inverter 8 besteht, dargestellt. Dabei entspricht dieser Inverter 8 der Logikgrundschal tung nach Fig. 3, wobei der Transformator 84 nur eine Gate-Elelctrode 81 und der Transistor 83 nur einen Emitter 82 aufweist. Der Transistor 85 stellt das für die Schaltungen 6 und 8 gemein same Lastelement dar. Einzelheiten der Fig.7, die bereits im Zusammenhang mit anderen Figuren beschrieben wurden, sind entsprechend bezeichnet.
8 Patentansprüche
7 Figuren
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Claims (8)

  1. - 8 Patentansprüche
    M J Logikschaltung, bei der die einzelnen Elemente in einer Halbleiterschicht aus Halbleitermaterial angeordnet sind, dadurch gekennzeichnet , daß als Elemente Feldeffekttransistoren mit Mehrfach-Gate und bipolare Transistoren mit Mehrfach-Emitter verwendet sind, wobei die Mehrfach-Gates des Feldeffekttransistors die Eingänge der Logikgrundschaltung und wenigstens ein Emitter der Mehrfach-Emitter des bipolaren Transistors (2) den Ausgang der Logikgrundschaltung darstellen, und daß die Elemente so in der Halbleiterschicht angeordnet sind* daß an die Halbleiterschicht (10) ein erstes Versor--1' gungsspannungspotential anlegbar ist.
  2. 2. Logikschaltung nach Anspruch 1, dadurch gekennzeichnet, daß zum Aufbau einer "NAND"~Grundschültung in der Halbleiterschicht (10) eine entgegengesetzt zu der Halbleiterschicht dotierte erste und zweite Wanne (11, 12) angeordnet sind, wobei die erste Wanne (11) das Source-Gebiet des HOS-Feldeffekttransistors (1) darstellt, und wobei die zweite Wanne (12) wenigstens teilweise den Drain-Bereich des Feldeffekttransistors (1) darstellt, daß zwischen dem Source-Bereich und dem Drain-Bereich (12) oberhalb der Halbleiterschicht (10) von der Halbleiterschicht isoliert Gate-Elektroden (131, 132) so vorgesehen sind, d3ß sie voneinander isoliert jeweils einen Teil des Kanalbereiches des Feldeffekttransistors überdecken, v/obei jede Gate-Elektrode jeweils einen, Teil des Kanalbereiches so überdeck t , daß ein Kanal zwischen dem Source-Gebiet (11) und dem Drain-Gebiet (12) ausgebildet wird, wenn an einer der Gate-Elektroden (11, 12) eine zur Ausbildung des Kanals geeignete Spannung anliegt, wobei diese Gate-Elektroden die Eingänge der "NAND"-Grundschaltung darstellen, daß in der zweiten Wanne (12) entgegengesetzt zu dieser zweiten Wanne (12) dotierte Bereiche (21, 22) eingebracht sind, wobei diese Bereiche die Emitter-Gebiete
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    des bipolaren Transistors (2) darstellen, und daß der Kollektor dieses bipolaren Transistors (2) durch die Halbleiterschicht (10) gebildet wird, daß wenigstens ein Emitter-Gebiet (22) des bipolaren Transistors (2) den Ausgang der "NAND"-Grundschaltung darstellt, und daß in der Halbleiterschicht (10)· ein Lastelement (3) angeordnet ist, das einerseits mit dem Emitter-Gebiet (22), das den Ausgang der Schaltung darstellt, verbunden ist, und das andererseits mit dem zweiten Spannungsversorgungspotential verbunden ist.
  3. 3. Logikschaltung nach Anspruch 1, dadurch gekennzei chn e t , daß zum Aufbau einer "NOR"-Grundschaltung in der Halbleiterschicht (10) eine entgegengesetzt zu der Halbleiterschicht dotierte erste und zweite Wanne (11, 12) angeordnet sind, wobei die erste Wanne (11') das Source-Gebiet des Feldeffekttransistors (11) darstellt und wobei die zweite Wanne (12') wenigstens teilweise den Drain-Bereich des Feldeffekttransistors (1') darstellt, daß zwischen dem Source-Bereich(i1!) und dem Drain-Bereich (12') oberhalb der Halbleiterschicht (10) von der Halbleiterschicht isoliert Gate-Elektroden (131', 132') so vorgesehen sind, daß sie voneinander isoliert jeweils einen Teil des Kanalbereiches des Transistors (1') überdecken, wobei jede Gate-Elektrode jeweils einen Teil des Kanalbereiches so überdeckt, daß ein Kanal zwischen dem Source-Gebiet (11') und dem Drain-Gebiet (12') nur dann ausgebildet wird, wenn an allen Gate-Elektroden eine zur Ausbildung des Kanals geeignete Spannung anliegt, wobei diese Gate-Elektroden die Eingänge der "NOR"-Grundschaltung darstellen, daß in der zv/eiten Wanne (12) dotierte Bereiche (21, 22) eingebracht sind, wobei diese Bereiche die Emitter-Gebiete des bipolaren Transistors (2) darstellen, und daß der Kollektor dieses bipolaren Transistors (2) durch die Halbleiterschicht (10) gebildet wird, daß wenigstens ein Emitter-Gebiet (22) des bipolaren Transistors (2) den Ausgang der "NOR"-Grundschaltung darstellt, und daß in der Halbleiterschicht (10) ein Lastelement (3) angeordnet ist, das einerseits mit dem Emit-
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    ter-Gebiet (22), das den Ausgang der Schaltung darstellt, verbunden ist, und das andererseits mit dem zweiten Spannungsversorgungspotential verbunden ist.
  4. 4. Logikschaltung nach einem der Ansprüche 1 bis 3, dadurch g ekennzeichnet , daß als Lastelement ein MOS-FeIdeffekttransistor (3) verwendet ist, dessen Source-Gebiet (31) und dessen Drain-Gebiet (32) in die Halbleiterschicht (10) eingebrachte und entgegengesetzt zu der Halbleiterschicht (10) dotierte Gebiete sind, wobei das Source-Gebiet (31) und die Gate-Elektrode (33) des Transistors (3) mit dem Emitter-Gebiet (22), das den Ausgang (331) der Logikgrundschaltung bildet, elektrisch in Verbindung stehen.
  5. 5. Logikschaltung nach einem der Ansprüche 1 bis 4, dadurch g ekennzeichnet , daß ein weiterer bipolarer Transistor (4) vorgesehen ist, wobei der Kollektor dieses Transistors (4) durch die Halbleiterschicht (10) gebildet wird, wobei die Basis dieses Transistors (4) ein entgegengesetzt zu der Halbleiterschicht dotierter Bereich ist, der elektrisch mit einem Emitter (21) des bipolaren Transistors (2) verbunden ist, und wobei der Emitter des Transistors (4) ein in das Basis-Gebiet eingebrachter entgegengesetzt zu dem Basis-Bereich dotierter Bereich ist, wobei dieser Bereich einen Ausgang (41) der Schaltung darstellt.
  6. 6. Logikschaltung nach einem der Ansprüche 1 bis 5, dadurch g ekennzeichnet , daß ein Ausgang (21) einer Logikschaltung (6) mit einem Ausgang (82) einer weiteren Logikschaltung (8) verbunden ist, wobei für beide Logikschaltungen ein gemeinsames Lastelement (85) vorgesehen ist.
  7. 7. Logikschaltung nach Anspruch 3, dadurch gekennzei chn e t , daß in den Bereich der Halbleiterschicht (10) unterhalb des Spaltes zwischen den Gate-Elektroden (131', 132«) des Feldeffekttransistors (1') zur .Vermeidung einer Potential-
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    barriere zwischen den Gate-Elektroden Ladungsträger durch
    Ionenimplantation eingebracht sind oder daß die Gate-Elektroden zur Vermeidung dieser Potentialbarriere in einer Si-Al-Gate-Technologie aufgebaut sind.
  8. 8. Logikschaltung nach einem der Ansprüche 1 bis 7, dadurch
    gekennzeichnet ,■ daß unter der Halbleiterschicht (10) eine vergrabene Schicht (100) vorgesehen ist, wobei diese Schicht in der gleichen Weise, aber höher als die Halbleiterschicht (10) dotiert ist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4395723A (en) * 1980-05-27 1983-07-26 Eliyahou Harari Floating substrate dynamic RAM cell with lower punch-through means
US4714876A (en) * 1986-04-14 1987-12-22 Ncr Corporation Circuit for initiating test modes

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4217688A (en) * 1978-06-12 1980-08-19 Rca Corporation Fabrication of an integrated injection logic device incorporating an MOS/bipolar current injector
GB2174540B (en) * 1985-05-02 1989-02-15 Texas Instruments Ltd Intergrated circuits
JPH0654796B2 (ja) * 1986-07-14 1994-07-20 株式会社日立製作所 複合半導体装置
CN101017783B (zh) * 2006-02-06 2013-06-19 中芯国际集成电路制造(上海)有限公司 制造分离的双栅场效应晶体管的方法
CN101017848B (zh) * 2006-02-06 2010-08-11 中芯国际集成电路制造(上海)有限公司 分离的双栅场效应晶体管
DE102009037953A1 (de) * 2009-08-18 2011-03-03 Voith Patent Gmbh Reaktor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2118357A5 (de) * 1970-12-18 1972-07-28 Thomson Csf

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE756139A (fr) * 1969-09-15 1971-02-15 Rca Corp Circuit intermediaire integre pour le couplage d'un circuit de commandea impedance de sortie faible a une charge a impedance d'entree elevee

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2118357A5 (de) * 1970-12-18 1972-07-28 Thomson Csf

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IBM TDB,Vol. 15,No. 8, Jan. 1973, 2571-2572 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4395723A (en) * 1980-05-27 1983-07-26 Eliyahou Harari Floating substrate dynamic RAM cell with lower punch-through means
US4714876A (en) * 1986-04-14 1987-12-22 Ncr Corporation Circuit for initiating test modes

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