DE2439986C3 - Halbleiterfestwertspeicher - Google Patents

Description

dadurch gekennzeichnet,
daß die Ansteuerschaltungen für die erste Koordinatenrichtung mit den Sourceleitungen verbunden sind, und daß zur Ableitung von Restladung in jedem Speicherzyklus jede Drainleitung mit einem zusätzlichen Schaltelement (Feldeffekttransistor 93) versehen ist.

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Die Erfindung betrifft einen Halbleiterfestwertspeicher für binär codierte Daten nach dem Oberbegriff des Anspruchs 1.

Halbleiterfestwertspeicher aus Feldeffekttransistoren in monolithischer Technik sind an sich bekannt. So wurde z. B. durch die deutsche Offenlegungsschrift 20 32 659 ein Festwertspeicher bekannt, der dadurch charakterisiert ist, daß ein erste« Bauteil eine erste Anordnung von Elementen aufweist, von denen jedes einen Halbleiterbereich und Stromeingangs- und -ausgangsmittel enthält, und daß ein zweites Bauteil auf dem ersten Bauteil angeordnet wird, das eine zweite Anordnung von Elementen enthält, die elektrisch leitend sind und die bestimmte ausgewählte Positionen einnehmen, die eine entsprechende Lage zu den Positionen der Elemente auf dem Bauteil aufweisen, und daß Mittel vorgesehen sind, die ein Arbeitspotential an die elektrisch leitenden Elemente liefern und daß jedes der elektrisch leitenden Elemente übereinstimmt mit dem ihm zugeordneten Element auf dem ersten Bauteil und daß zwischen den genannten Elementanordnungen eine Isolierschicht angeordnet ist, durch die an bestimmte Elementspositionen Feldeffekttransistoren mit isolierter Gate-Elektrode entstehen. Dabei enthält das erste Bauteil ein Isoliersubstrat und jedes Element auf dem ersten Bauteil eine Source-Elektrode und eine Drain-Elektrode, die jeweils durch einen Halbleitermaterialbereich voneinander beabstandet sind. Obwohl hier gezeigt ist, daß ein derartig hergestellter Festwertspeicher durch nachträgliches Lochen personalisiert werden kann, weil der Träger aus einem Kunststoff besteht, oder das nachträglich Leiterzüge auf chemischem Wege weggeätzt werden können, ist eine derartige Lochung bzw. Ätzung bei hochintegrierten Speichern auf Siliziumsubstraten nicht möglich, weil hier mehrere tausend Speicherzellen auf einem Chip mit etwa 2,5 mm Kantenlänge angeordnet sind. Ein nachträgliches Ätzen kommt deshalb nicht in Frage, weil jeweils für ein bestimmtes gewünschtes einzuschreibendes Bitmuster eine Maske hergestellt werden muß, was sehr unwirtschaftlich ist und zum anderen die Halbleiterchips nochmals mit einem Fotolack versehen werden müßten, im Verhältnis zur Maske ausjustiert werden müßten, so daß abgesehen von den fast unüberwindlichen technischen Schwierigkeiten eine wirtschaftliche Fertigung nicht möglich wäre.

Um diesen prinzipiellen Nachteil zu beseitigen, wurde in der deutschen Offenlegungsschrift 21 28 014 ein Festwertspeicher mit Feldeffekttransistoren in integrierter Technik bekannt, der dadurch gekennzeichnet ist, daß in ein Halbleitersubstrat parallele Streifen entgegengesetzten Leitungstyps eingebracht werden und darüber senkrecht dazu verlaufende parallele Leiterstreifen angeordnet sind, die vom Substrat und den darin befindlichen Gebieten entgegengesetzten Leitungsiyps durch eine elektrisch nichtleitende Schicht unterschiedlicher Dicke isoliert sind, und daß im Halbleitersubstrat Stellen entgegengesetzten Leitungstyps so neben die parallelen Streifen entgegengesetzten Leitungstyps eingebracht sind, daß sie sich jeweils unter den darüber senkrecht verlaufenden parallelen Leiterstreifen befinden.

Dieser Speicher hat jedoch den Nachteil, daß die Gate-Elektroden für einen Feldeffekttransistor nicht steuerbar sind, so daß die Personalisierung einer Speicherzelle, d. h. ein nachträgliches Einschreiben eines zu speichernden Bits dadurch erfolgen kann, daß die Isolierschicht zwischen dem Metalleiter und der Gate-Elektrode mittels überhöhter Spannung durchgeschlagen wird. Dadurch, daß bei dem Durchschlagen relativ hohe Ströme auftreten, müssen sowohl die Leiterzüge als auch die eingebrachten Diffusionsbereiche eine bestimmte Fläche aufweisen, damit sie nicht fälschlicherweise beim Personalisieren durch zu hohe Erwärmung zerstört werden. Diese begrenzt wesentlich die Packungsdichte der Speicherzellen auf einem Siliziumplättchen, so daß diese Lösung nicht geeignet ist, für hochintegrierte Festwertspeicher, die nachträglich eingeschrieben werden können, verwendet zu werden.

Außerdem ist ein Halbleiterfestwertspeicher durch das Buch »MOS/LSI Design and Application« von W. N. Carr und J. P. Mize, New York 1972, Seiten 186 bis 202, bekanntgeworden, der dadurch charakterisiert ist, daß nahe der Oberfläche des Substrates in einer ersten Koordinatenrichtung parallele, streifenförmige Diffusionsbereiche eines zweiten Leitfähigkeitstyps angeordnet sind, daß darüber als Isolierschicht eine Oxidschicht angeordnet ist und daß in der zweiten Koordinatenrichtung angeordnete Metallstreifen zusammen mit den genannten Diffusionsbereichen als Source und Drain die steuerbare Gateelektrode eines Feldeffekttransistors gebildet wird, wodurch die Speicherung einer 1 oder einer 0 ohne Durchschlagen der Isolierschicht zwischen dem Metalleiter und der Gateelektrode mittels überhöhter Spannung möglich ist. Dieser Speicher hat

jedoch den Nachteil, daß er relativ langsam ist, v/eil große Kapazitäten vorhanden sind, wodurch bei der Übertragung von Ladungen auf die Leseleitungen von einem vorhergehenden Speicherzyklus noch Restladungen bestehen bleiben, die Oberwunden verden müssen. Außerdem sind die Sourceleitungen geerdet und an die Drainanschlüsse über Leitungen e^rne Ansteuerungsschaltungen angeschlossen. Auch daraus ergibt sich eine ungünstigere Struktur, die in einer niederen Integrationsdichte resultiert.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen monolithischen Festwertspeicher mit Feldeffekttransistoren zu schaffen, der durch besondere Verbindung eines Teils der Ansteuerschaltungen mit den Speicherzellen eine bessere Integration ermöglicht und darüber hinaus auch das Vorhandensein von Festladungen von einem vorhergehenden Lesezyklus verhindert.

Die erfindungsgemäße Lösung ergibt sich aus dem Merkmal des Patentanspruchs.

Die angegebene Struktur ermöglicnt bei einem Minimum an Stromverbrauch eine bisher nicht erreichbare Dichte der Speicherzellen mit Ansteuerschaltkreisen auf dem Substrat, die vorhandene Restladungen, die beim Auslesen des Speichers entstehen, sofort beseitigen, so daß der nächste Lesezyklus sich sofort an den vorhergehenden anschließen kann, ohne daß ein zusätzlicher Entladezyklus, wie bei den bisher bekanntgewordenen Speichern dieser Art, erforderlich ist. Ein derartig aufgebauter Festwertspeicher ist deshalb den bisher bekanntgewordenen Festwertspeichern aus Feldeffekttransistoren technisch überlegen, weil er schneller auslesbar ist, ohne daß sich die Ansteuer- und Leseschaltungen verkomplizieren.

Fig. 1 zeigt schematisch die Draufsicht auf ein Halbleiterplättchen mit der Aufteilung der Gebiete, in denen die Speichermatrix sowie die Ansteuerungsschaltungen und die Leseeinrichtungen untergebracht sind;

Fig.2 zeigt als stark vergrößerten Ausschnitt den Kreuzungsbereich einiger Leitungszüge mir vier parallelen Diffusionsbereichen und quer darüber eine Metallisierung, wobei an einer Stelle eine Speicherzelle mit einem ausgebildeten Gate dargestellt ist;

F i g. 3 ist eine Schnittdarstellung des Ausschnittes der Fig. 2;

Fig.4 zeigt den zeitlichen Verlauf einiger Signale während eines Zyklus des Festwertspeichers;

F i g. 5a bis 5c, zusammengesetzt von links nach rechts wie in F i g. 5 dargestellt, zeigen ein Blockdiagramm des Festwertspeichers und repräsentativer Teile der zugehörigen Steuerschaltungen und Leseschaltungen;

F i g. 6a bis 6c, zusammengesetzt von links nach rechts wie in F i g. 6 dargestellt, zeigen ähnlich wie in F i g. 5 Schaltungseinzelheiten des Festwertspeichers.

F i g. 1 veranschaulicht die Aufteilung der Gebiete für einzelne Schaltkreise auf einem Halbleiterplättchen 10 für die Herstellung eines Festwertspeichers in integrierter Schaltungstechnik. Die Matrix 11 enthält 24 576 ansteuerbare Speicherzellen, die in 128 Spalten und 192 Zeilen angeordnet sind. Die Speicherzellen an den Kreuzungspunkten von Zeilen und Spalten werden durch Feldeffekttransistoren verwirklicht. Zur Ansteuerung in Zeilenrichtung dienen 96 Sourceleitungen, deren Decodierkreise im Gebiet 12 untergebracht sind. In Spaltenrichtung erstrecken sich 128 Gateleitungen, deren zugehörige Decodierkreise im Gebiet 13 untergebracht sind. Diese Gate-Decodierkreise werden auf Grund einer siebenstelligen Adresse über sieben Doppellnverterschaltungen angesteuert, welche im

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50 Gebiet 14 untergebracht sind. Das Vorhandensein oder das Fehlen eines wirksamen Feldeffekttransistors an den Kreuzungspunkten der Leitungszüge wird über 192 Leseleitungen oder Drainleitungen mittels einer Reihe von 16 Leseschaltungen im Gebiet 15 abgefühlL Diese liefern durch Haltekreise festgehaltene Ausgangssigr.a-Ie, welche am Ende eines Speicherzyklus mittels einer Rückstellschaltung zurückgestellt werden, die im Gebiet 16 untergebracht ist. Die Matrix 11 enthält eine zusätzliche Spaite mit Einrichtungen, um von einem vorhergehenden Speicherzyklus herrührende Ladungen auf den Ausgangsleitungen nach Erde abzuleiten. Die Matrix ist in drei ansteuerbare Unterbereiche aufgeteilt, wobei die Steuerkreise für die Unterbereichsauswahl im Gebiet 17 untergebracht sind.

Wie in den F i g. 2 und 3 schematisch dargestellt ist, ist die Einrichtung auf einem Substrat 20 aus beispielsweise P-leitendem Silicium ausgebildet N-leitende Diffusionsbereiche 55, 90 und 91 sind in die Oberfläche des Substrats 20 eindiffundiert. Darauf ist eine Oxidschicht

25 aufgebracht Ein Teil dieser Oxidschicht wird an denjenigen Stellen (wie bei 27) entfernt, wo man eine Steuermöglichkeit wie das Gate 26 wünscht, um die Leitfähigkeit in Gebieten zwischen benachbarten Diffusionsbereichen zu steuern oder zu verändern. Dann wird eine entsprechende Metallisierung 28 auf die Oberfläche aufgebracht, welche an der Stelle 27 mit der dünnen Oxidschicht zwischen den benachbarten streifenförmigen Diffusionsbereichen 55 und 90 ein Gate 26 bildet. Im Bereich der Kreuzung der Leitungszüge entsteht auf diese Weise ein Feldeffekttransistor mit der Source 55, dem Gate 26 und dem Drain 90. Wenn die Metallisierung 28 ungeladen oder negativ geladen ist, können keine Ladungen in dem P-leitenden Gebiet zwischen den Diffusionsbereichen 55 und 90 fließen. Wenn die Metallisierung positiv geladen ist, wird eine negative Ladung in das P-leitende Material zwischen den Diffusionsbereichen 55 und 90 induziert und bildet so einen leitenden Kanal. Wenn also eine Sourceieitung 55 geladen wird und eine positive Ladung auf das Gate

26 gebracht wird, erscheint als Ausgangssignal eine Ladung in der Drainleitung oder Leseleitung 90.

Einzelheiten des Festwertspeichers können aus den Fig.5 und 6 ersehen werden, die jeweils aus den Teilzeichnungen F i g. 5a bis 5c bzw. F i g. 6a bis 6c zusammengesetzt sind. Die Speichermatrix enthält Speicherzellen 36 in 192 Zeilen und 128 Spalten. Die Spalten werden über eine Reihe von 128 Gateleitungen 33 angesteuert, was in den Speicherzellen einen von zwei möglichen Ausgangssignalpegeln bewirkt, abhängig davon, ob in der angesteuerten Speicherzelle 36 ein Gate 34 vorhanden ist oder nicht. Die Auswahl der Spalten oder Ansteuerung der Gates erfolgt durch eine siebenstellige Adresse auf den sieben Eingangsleitungen 37, von denen eine dargestellt ist. Die Eingangsleitung 37 führt zum Gate eines Transistors 40 eines ersten Paares von Invertern des Gate-Decodier-Inverters 42. Der Ausgang des aus den Transistoren 40 und 41 aufgebauten Inverters bildet das Komplementsignal auf der Leitung 43, und der Ausgang des aus den Transistoren 44 und 45 gebildeten Inverters liefert auf der Leitung 46 das wahre Ausgangssignal, das den gleichen Signalpegel hat wie das Eingangssignal auf der Eingangsleitung 37. Jede auf der Leitung 37 angelieferte und zu decodierende Adresse wird so mit ihrem wahren Wert und ihrem Komplementwert zwischengespeichert. Die Ausgangsleitungen für das wahre Signal und das Komplementsignal der sieben Gate-Decodier-Inverter

42 werden zu einer Reihe von 128 Gate-Decodierkreisen 50 geführt, von denen einer dargestellt ist. Die Decodierkreise 50 sind für sieben Binärstellen eingerichtet und liefern daher 128 mögliche Kombinationen der Ausgangssignale der Gate-Decodier-lnverter 42, so daß jede mögliche Kombination der sieben Adressenbits auf den Adressen-Eingangsleitungen 37 eine der in Spaltenrichtung verlaufenden Gateleitungen 33 ansteuert. Alle Leitungen außer der gewählten Leitung bewirken ein Steuersignal an dem Gate mindestens eines der sieben Transistoren 52 in den 128 Gate-Decodierkreisen 50, wodurch erreicht wird, daß alle außer der angesteuerten Gateleitung 33 einen niedrigen Spannungspegel annehmen.

Die Matrix 11 ist in 3 Unterbereiche aufgeteilt, deren jeder aus 8 Teilbereichen besteht, was in F ι g. 5 durch die jeweiligen Bezeichnungen Bereich 1, Bereich 2 oder Bereich 3 dargestellt ist. Außerdem ist die Matrix in 8 Abschnitte unterteilt, deren jeder mit den Ausgängen zweier Binärstellen verbunden ist wie beispielsweise mit Bit 0 und mit Bit 1. Weiterhin ist die Matrix unterteilt in eine obere Speicherhälfte mit den Ausgängen von Bit 0 bis Bit 7 und eine untere Speicherhälfte mit den Ausgängen von Bit 8 bis 15. So kann entweder eine der Speicherhälften angesteuert werden, was ein Ausgangssignal mit 8 Binärstellen liefert, oder die ganze Matrix wird angesteuert, was ein Ausgangssignal mit 16 Binärstellen liefert. Jede Sourceleitung 55 vermag 256 Speicherzellen in einem der 8 Abschnitte anzusteuern, da sie mit den Speicherzellen 36 zweier benachbarter Zeilen mit je 128 Zellen verbunden ist. Wenn gleichzeitig eine der 128 Gateleitungen 33 erregt ist, werden zwei Speicherzellen innerhalb des Abschnittes angesteuert. Es sind drei Source-Adressenleitungen 56, 57 und 58 vorgesehen, deren Eingangssignale mittels der Source-Adressendecodierinverter 59, 60 und 61 zweifach invertiert werden, um die wahren Signale und die Komplementsignale zwischenzuspeichern. Der Source-Adressendecodierinverter 59 ist in F i g. 6 dargestellt, der Inverter 60 ist in gleicher Weise aufgebaut. Jede Source-Decodierschaltung 68 treibt vier Sourceleitungen 55.

Die Eingangsleitung 56 führt zu dem Gate des Transistors 63. der auf Leitung 64 das invertierte Signal oder das Komplementsignal liefert. Die Leitung 64 ist auch mit dem Gate des Transistors 65 verbunden, was nach der zweiten Inversion auf der Leitung 66 das wahre Ausgangssignal ergibt. Die Ausgänge der Source-Adressendecodiennverter 59 und 60 sind mit Source-Decodierschaltungen 68 verbunden, von denen insgesamt 24 vorhanden sind. Jede dieser Schaltungen besitzt eine Ausgangsieitung 69, um eine Gruppe von vier Sourceleitungen 55 anzusteuern. Der dritte Source-Adressendecodierinvener 65 besitzt zwei Eingänge über die Leitungen 58 und 71. Die Ausgangsleitung 72 liefert das Komplement des Signals auf der Eingangsleitung 58 und führt zu den NOR-Schaltkreisen derjenigen Source-Decodierschaltungen 68. deren Ausgänge 69 zu den vier Speicherabschnitten führen, welche die Ausgangssignale der Binärstellen von Bit 0 bis Bit 7 liefern. Das wahre Ausgangssignal auf der Leitung 73 führt zu den NOR-Schaltkreisen der Source-Decodierschaltungen 68. deren Ausgänge mit den vier Speicherabschnitten verbunden sind, welche die Ausgangssignale der Binärsteilen von Bit 8 bis Bit 15 liefern. Wenn die Speichereinrichtung in zwei Speicherhälften betrieben werden soll wird die Leitung 71 geerdet Daraufhin verursacht ein positives Signal auf der Leitung 58 ein negatives Signal auf de/ Ausgangsleitung 72 und ein positives Ausgangssignal auf der Leitung 73, was die Ansteuerung eines der drei Unterbereiche in der oberen Speicherhälfte ermöglicht. Ein negatives Eingangssignal ί auf Leitung 58 bewirkt einerseits ein positives Signal auf der Leitung 72, welches die NOR-Schaltkreise in den Source-Decodierschaltungen 68 entregt, welche der oberen Speicherhälfte zugeordnet sind, und andererseits ein negatives Signal auf der Leitung 73, das die Ansteuerung eines der drei Unterbereiche der unteren Speicherhälfte ermöglicht, welche Ausgangssignale der Binärstellen von Bit 8 bis Bit 15 liefern. Wenn alle 8 Speicherabschnitte gleichzeitig angesteuert werden sollen, werden die Leitungen 58 und 71 zusammengeschaltet, worauf ein positives Signal auf der Leitung 58 die Ansteuerung aiier 8 Abschnitte mit 16 Ausgangsbinärstellen gleichzeitig bewirkt.

Parallel auf fünf Leitungen 75 wird eine fünfstellige Bereichsadresse an fünf entsprechende Inverter 76 geliefert, von denen nur einer dargestellt ist, um entsprechende wahre Signale und Komplementsignale auf den Leitungen 78 bzw. 79 bereitzustellen. Diese Adresse mit fünf Binärstellen auf den Leitungen 75 ermöglicht 32 Kombinationen für die Übertragung zu den NOR-Schaltkreisen 85 innerhalb der Bereichswahlschaltung 80, welche im Falle der Auswahl ein invertiertes Ausgangssignal auf der Leitung 81 liefern. Die wahren Ausgangssignale und die Komplementsignale der Bereichsadressenleitungen 75 werden drei Bereichs-Decodierschaltungen 83 zugeführt, welche die fünfstellige Binärsignalkombination decodieren, um einen der drei Unterbereiche der Matrix 11 auszuwählen. Jede Bereichs-Decodierschaitung enthält einen NOR-Schaitkreis 85 und einen Inverter 86. Wenn die Eingangssignale eines solchen NOR-Schaltkreises 85 alle negativ oder auf einem unteren Spannungsniveau sind, dann ist das Ausgangssignal auf der Leitung 87 zum Gate des Transistors 88 auf einem oberen Niveau und bewirkt so ein negatives Signal oder ein niedriges Spannungsniveau auf der Leitung 81. Der Ausgang jeder Leitung 81 ist mit den acht Source-Decodierschaltungen 68 verbunden, welche zu einem der drei Unterbereiche gehören und so die Ansteuerung eines solchen Unterbereiches ermöglichen.

Die Übertragung von Ladungen auf die Leseleitungen 90 und 91 in einem vorhergehenden Speicherzyklus kann bewirken, daß Restladungen bestehen bleiben, falls sie nicht entfernt werden. Zum Ableiten solcher Restladungen ist in der Matrix eine zusätzliche Spalte mit Schaltelementen 93 in der Art von Speicherzellen vorgesehen, von denen jedes mit einem Gate ausgerüsici ist und dss Gebiet zwischen ζν,'εί benachbarter. Diffusionsbereichen überbrückt Alle Schaltelemente dieser Spalte werden gleichzeitig eingeschaltet und ein positives Signal wird an jede Source-Decodierschaltung 68 geliefert Dies geschieht mit einem Hilfs-Taktimpuls QP auf der Leitung 94. Dieser Taktimpuls erscheint einmal in jedem Speicherzyklus, um jegliche Restladung nach Erde abzuleiten, die von einem vorhergehenden Speicherzyklus noch auf den Drainleitungen 90 oder 91 verblieben ist

Der Ausgang der Matrix 11 des Festwertspeichers ist 16stellig und umfaßt die Binärstellen Bit 0 bis Bit 15. Jede Sourceleitung 55 ist auf beiden Seiten von einer benachbarten Drainleitung 90 bzw. 91 begleitet Infolge des Vorhandenseins oder des Fehlens eines Gates am Ort einer Speicherzelle 36 wird entweder die Übertragung einer Ladung bewirkt, oder diese Ladungsübertra-

gung zu den Leseleitungen 90 bzw. 91 findet nicht statt. Je nachdem wird ein unterscheidbares Ausgangssignal auf der zugehörigen Ausgangsleitung 96 angezeigt, wenn eine Speicherzelle angesteuert wird. Von den 8 in Fig. 5 dargestellten Abschnitten der Matrix zeigt die Fig. 6 nur den Teilbereich 1, Bit O und Bit 1, und den Teilbereich 2, Bit O und Bit 1, des ersten Unterbereiches, oder zwei Drittel eines Abschnittes. Beiderseits jeder Sourceleitung 55 verläuft ein Paar von Drainleitungen oder Leseleitungen 90 bzw. 91. Das Ausgangssignal jeder Leseleitung 90 wird mittels der Inverter 107 und 108 zweifach invertiert. Jede Leseleitung 90 ist mit dem Gate eines Transistors 102 verbunden, dessen invertiertes Ausgangssignal auf der Leitung 103 zum Gate eines Transistors 104 geführt wird, welcher auf einer Leitung 105 ein wahres Ausgangssignal liefert. Das Ausgangssignal auf der Leitung 105 wird dem Gate eines der Transistoren 99 eines NOR-Schaltkreises 101 zugeführt. Jede der Leitungen 105 (Sammelleitung 98 in F i g. 5) ist mit den Gates eines der drei Transistoren 99 verbunden, welche gemeinsam mit dem Transistor 100 den vierstelligen NOR-Schaltkreis 101 bilden. Jeder der Transistoren 99, der zu einer nicht angesteuerten Sourceleitung gehört, hat an seinem Gate ein Steuersignal mit niedrigem Niveau. Wenn eine zur Ausgangsbinärstelle Bit 0 gehörige Speicherzelle 36, die mit einem Gate ausgerüstet ist, durch Erregen der zugehörigen Sourceleilung 55 und der Gateleitung 33 angesteuert wird, dann wird diese Sourceleitung 55 mit der Drainleitung 90 als Leseleitung gekoppelt und eine positive Ladung wird auf das Gate des zugehörigen Transistors 102 geleitet. Das entstehende Ausgangssignal auf der Leitung 105 wird der NOR-Schaltung 101 zugeführt. Das negative Ausgangssignal des NOR-Schaltkreises 101 wird durch den Inverter 110 invertiert zu einer positiven Ladung, weiche demjenigen Transistor des Schaltkreises 101 zugeführt wird, der Teil des Ausgangshaltekreises 120 ist. Die Zufuhr einer positiven Ladung zu irgendeinem der Transistoren 99 bewirkt, daß der NOR-Schaltkreis 101 ein positives Ausgangssignal auf der Leitung 96 hat. Die positive Ladung auf der Leitung 96 wird den Gates des Transistors 114 zugeführt, der bewirkt, daß die Ausgangsklemme 113 mit Erde verbunden wird, was als Anzeige dafür dient, daß in der angesteuerten Speicherzelle eine binäre Eins gespeichert ist. Das Ausgangssignal auf der Leitung % wird auch dem Gate des Transistors 100 zugeführt, um den NOR-Schaltkreis 101 in dem Schaltzustand zu halten, der einem negativen Ausgangssignal oder einem unteren Spannungsniveau auf der Leitung 105 entspricht. Auf diese Weise wird der Schaltzustand an der Ausgangsklemme 113 festgehalten, bis der Haltekreis zurückgestellt wird. Um alle Ausgangsanschlüsse zurückzustellen, wird eine niedrige oder negative Ladung dem Gate des Transistors 116 des Rückstell-Inverters 117 zugeführt Das sich ergebende positive Ausgangssignal auf der Leitung 118 wird dem Gate des Transistors 119 (und jedes anderen entsprechenden Transistors in jedem der übrigen 15 Ausgangs-Haltekreise 120) zugeführt, was bewirkt, daß die Leitung 96 negativ wird und auf diese Weise den Haltekreis 120 zurückstellt. So werden alle 16 Ausgangsanschlüsse 113 in einen nichlgeerdelen Schaltzustand gebracht, um den folgenden Speicherzyklus vorzubereiten.

Wie aus den F i g. 4 bis 6 zu ersehen ist, wird während eines Speicherzyklus der Festwertspeicher in Spaltenrichtung durch eine siebenstellige Adresse auf den Leitungen 37 angesteuert, in Zeilenrichtung durch eine fünfstellige Bereichsadresse auf den Leitungen 75 und eine dreistellige Source-Adresse auf den Leitungen 56, 57 und 58. Die Ausgangsleitungen der Gate-Decodierkreise 50 werden durch den positiven Steuertakt-Impuls QX vorab aufgeladen. Weil alle Gate-Decodierkreise 50 außer dem ausgewählten mindestens einen der Transistoren 52 aufweisen, der durch Decodiersignale zum Ableiten nach Erde durchgeschaltet ist, wird nach Beendigung des Steuertakt-Impulses nur noch die eine ausgewählte Gateleitung 33 ihre Aufladung behalten. Die ausgewählte Gateleitung 33 bleibt aufgeladen, bis eine neue Adresse einer anderen Gateleitung 33 in den Decodierschaltungen eine Ableitung über einen Transistor nach Erde für die vorher angesteuerte Gateleitung durchschaltet. Nach Beendigung des Hilfs-Taktimpulses QP werden die Source-Decodierschaltungen 68 nicht mehr langer gesperrt, und die vorgewählte Sourceleitung 55 wird erregt, weiche durch eine Adresse vorgewählt wurde, die aus einem dreistelligen Anteil mit der Source-Adresse und einem fünfstelligen Anteil mit der Bereichsadresse besteht. Daraufhin wird in denjenigen der angesteuerten Speicherzellen 36, welche mit einem Gate ausgerüstet sind und daher permanent den einen Binärwert, beispielsweise die binäre Eins, speichern, eine Ladung als Ausgangssignal auf die Drainleitungen 90 bzw. 91 übertragen, welche die Leseleitungen des Festwertspeichers sind. Diese Ausgangssignale werden zweifach invertiert und über die NOR-Schaltkreise 101 und Inverter 110 übertragen, um den zugeordneten Haltekreis 120 zu setzen und ein entsprechendes Ausgangssignal an dem zugehörigen Ausgangsanschluß 113 bereitzustellen, das anzeigt, daß in der angesteuerten Speicherzelle eine binäre Eins gespeichert ist.

Ein positives Signal wird anschließend durch den Hilfs-Taktimpuls QP auf die Leitung 94 gebracht welches bewirkt, daß die Leseleitungen 90 und 91 nach Erde entladen werden, weil durch die in diesem Falle leitenden Schaltelemente 93 in der Matrix, die zugehörigen Sourceleitungen 55 und die Transistoren 122 in den Source-Decodierschaltungen 68 ein Strompfad nach Erde durchgeschaltet wird. Gleichzeitig mit dem positiven Signal des Hilfs-'Iaktimpuises wird die EingangF'"itung zum Rückstell-lnverter 117 auf einen negativen Wert gebracht, wodurch das positive Ausgangssignal auf der Leitung 118 alle 16 Ausgangs-Haltekreise 120 zurückstellt und so für den folgenden Speicherzyklus vorbereitet

^r Blatt Zeichnungen

Claims (1)

1. Patentanspruch:

   Halbleiterfestwertspeicher für binär codierte Daten mit

   — matrixartig angeordneten Speicherzellen aus Feldeffekttransistoren,

   — parallelen, streifenförmigen Diffusionsbereichen in einer ersten Koordinatenrichtung auf einem Halbleitersubstrat als Source- und Drainleitungen, wobei eine Sourceleitung zwischen zwei ihr zugeordneten Drainleitungen (Leseleitungen) liegt,

   — einer darüberliegenden Oxidschicht zur Isolation und zum Herstellen von Gates zwischen benachbarten Source- und Drainicitungen,

   — über der Oxidschicht in einer zweiten Koordinatenrichtung (Spalten oder Zeilen) verlaufenden, parallelen, die Gates einer Spalte oder Zeile miteinander verbindende, Metallstreifen,

   — Ansteuerschaltungen für die von den Source- und Drainleitungen gebildete erste und von den Gateleitungen gebildete zweite Koordinatenrichtung,