DE2439986A1

DE2439986A1 - Halbleiterfestwertspeicher

Info

Publication number: DE2439986A1
Application number: DE2439986A
Authority: DE
Inventors: Dale A Heuer; John F Roemer; Michael J Sheehan
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1973-08-23
Filing date: 1974-08-21
Publication date: 1975-07-10
Also published as: BE819134A; DE2439986C3; IT1015218B; JPS5710513B2; NL7409643A; GB1456608A; AU7126074A; FR2241845A1; SE7410608L; DE2439986B2; CH565429A5; FR2241845B1; SE400846B; CA1042550A; JPS5074348A

Description

Amtliches Aktenzeichen:

Neuanmeldung

Aktenzeichen der Anmelderin: RO 97 2 019

Halbleiter fes twerts peicher

Die Erfindung betrifft einen Halbleiterfestwertspeicher für binär codierte Daten, mit matrixartig angeordneten Speicherzellen aus Feldeffekttransistoren, mit Ansteuerungsschaltungen in zwei Koordinatenrichtungen und mit Leseeinrichtungen in einer der Koordinatenrichtungen .

Halbleiterfestwertspeicher aus Feldeffekttransistoren in monolithischer Technik sind ansich bekannt. So wurde z*B. durch die deutsche Offenlegungsschrift 2 034 659 ein Festwertspeicher bekannt, der dadurch charakterisiert ist, daß ein erstes Bauteil eine erste Anordnung von Elementen aufweist, von denen jedes einen Halbleiterbereich und Stromeingangs- und ausgangsmittel enthält, und daß

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ein zweites Bauteil auf dem ersten Bauteil angeordnet wird, das eine zweite Anordnung von Elementen enthält, die elektrisch leitend sind und die bestimmte ausgewählte Positionen einnehmen, die eine entsprechende Lage zu den Positionen der Elemente auf dem Bauteil aufweisen, und daß Mittel vorgesehen sind, die ein Arbeitspotential an die elektrisch leitenden Elemente liefert, und daß jedes der elektrisch leitenden Elemente übereinstimmt mit dem ihm zugeordneten Element auf dem ersten Bauteil und daß zwischen den genannten Elementanordnungen eine Isolierschicht angeordnet ist, durch die an bestimmte Elementspositionen Feldeffekttransistoren mit isolierter Gate-Elektrode entstehen. Dabei enthält das erste Bauteil ein Isoliersubstrat und jedes Element auf dem ersten Bauteile eine Source-Elektrode und eine Drain-Elektrode, die jeweils durch einen Halbleitermaterialbereich voneinander beabstandet sind. Der Nachteil dieses Feldeffekttransistor-Festwertspeichers besteht darin, daß das einzuschreibende Bitmuster bereits beim Herstellungsprozeß bekannt sein muß und daß für jedes Bitmuster getrennte Masken angefertigt werden müssen. Eine Personalisierung der einzelnen Speicherelemente nach dem Herstellungsprozeß ist nicht möglich.

Um diesen prinzipiellen Nachteil zu beseitigen, wurde in der deutschen Offenlegungsschrift 2 128 014 ein Festwertspeicher mit Feldeffekttransistoren in integrierter Technik bekannt, der dadurch gekennzeichnet ist, daß in ein Halbleitersubstrat parallele Streifen entgegengesetzten Leitungstyps eingebracht werden und darüber senkrecht dazu verlaufende parallele Leiterstreifen angeordnet sind, die vom Substrat und den darin befindlichen Gebiete ent-

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geaengesetzten Leitungstyps durch eine elektrisch nichtleitende Schicht unterschiedlicher Dicke isoliert sind und daß im Halbleitersubstrat Stellen entgegengesetzten Leitungstyps so neben die parallelen Streifen entgegengesetzten Leitungstyps eingebracht sind, daß sie sich jeweils unter den darüber senkrecht verlaufenden parallelen Leiterstreifen befinden.

Dieser Speicher hat vor allem den Nachteil, daß noch nicht die wünschenswerte hohe Dicht der Speicherzellen auf einem Substrat erreicht wird und daß der Stromverbrauch und damit die Erwärmung noch zu hoch für die geforderte Speicherzellendichte liegen.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen monolithischen Festwertspeicher mit Feldeffekttransistoren mit wesentlich höherer Speicherzellendichte sowie den zugehörigen Ansteuerschalkreisen zu schaffen, wobei gleichzeitig der Stromverbrauch gesenkt werden muß.

Die erfindungsgemäße Lösung ergibt sich insbesondere aus den in den Patentansprüchen angegebenen Merkmalen.

Die angegebene Struktur ermöglicht bei einem Minimum an Stromverbrauch eine bisher nicht erreichbare Dichte der Speicherzellen mit Ansteuerschaltkreisen auf dem Substrat. Ein derartig aufgebauter Festwertspeicher ist deshalb den bisher bekannt gewordenen Festwertspeichern aus Feldeffekttransistoren technisch überlegen .

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Fig. 1 zeigt schematisch die Draufsicht auf ein Halbleiterplättchen mit der Aufteilung der Gebiete, in denen die Speichermatrix sowie die Ansteuerungsschaltungen und die Leseeinrichtungen untergebracht sind.

Fig. 2 zeigt als stark vergrößerten Ausschnitt den Kreuzungsbereich einiger Leitungszüge mit vier parallelen Diffusionsbereichen und quer darüber eine Metallisierung, wobei an einer Stelle eine Speicherzelle mit einem ausgebildeten Gate dargestellt ist.

Fig. 3 ist eine Schnittdarstellung des Ausschnittes der Fig.

Fig. 4 zeigt den zeitlichen Verlauf einiger Signale während eines Zyklus des Festwertspeichers.

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Figuren 5a bis 5c, zusammengesetzt von links nach rechts wie in Fig. 5 dargestellt, zeigen ein Blockdiacjramm des Festwertspeichers und repräsentativer Teile der zugehörigen Steuerschaltungen und Leser.chaltungen.

Figuren 6a bis 6c, zusammengesetzt von links nach rechts wie in Fig. 6 dargestellt, zeigen ähnlich wie in Fig. 5 Schaltungseinzelheiten des Festwertspeichers.

Fig. 1 veranschaulicht die Aufteilung der Gebiete für einzelne Schaltkreise auf einem HalbleiterpJättchen 10 für die Herstellung eines Festwertspeichers in integrierter Schaltungstechnik. Die Matrix 11 enthalt 24'576 ansteuerbarcSpeicherzellen, die in-128 Spalten und 192 Zeilen angeordnet sind. Die Speicherzellen an den Kreuzungspunkten von Zeilen und Spalten werden durch Feldeffekttransistoren verwirklicht. Zur Ansteuerung in Zeilenrichtung dienen 96 Sourceleitungen, deren Decodierkreise im Gebiet 12 untergebracht sind. In Spaltenrichtung erstrecken sich 128 Gatcleitungen, deren zugehörige Decodierkreise im Gebiet 13 untergebracht sind. Diese Gate-Decodierkreise werden aufgrund einer siebenstelligen Adresse über sieben Doppel-Inverterschaltungen angesteuert, welche im Gebiet 14 untergebracht sind. Das Vorhandensein oder das Fehlen eines wirksamen Feldeffekttransistors an den Kreuzungspunkten dei Leitungszüge wird über 192 Leseleitungcn oder Drainleitungen

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mittels einer Reihe von 16 Lesescholtungen irn Gebiet 15 abgefühlt. Diese liefern durch Haltekreise festgehaltene Ausgangssignale, welche am Ende eines Speicherzyklus mittels einer Rückstellschaltung zurückgestellt werden, die im Gebiet 16 untergebracht ist. Die Matrix 11 enthält eine zusätzliche Spalte mit Einrichtungen, um von einem vorhergehenden Speicherzyklus herrührende Ladungen auf den Ausgangsleitungen nach Erde abzuleiten. Die Matrix ist in drei ansteuerbare Unterbereiche aufgeteilt, wobei die Steuerkreise für die Unterbereichsauswahl im Gebiet 17 untergebracht sind.

Wie in den Figuren 2 und 3 schematisch dargestellt ist, ist die Einrichtung auf einem Substrat 20 aus beispielsweise P-leitendem Silicium ausgebildet. N-leitende Diffusionsbereiche 55, 90 und 91 sind in die Oberfläche des Substrats 2 0 eindiffundiert. Darauf ist eine Oxydschicht 25 aufgebracht. Ein Teil dieser Oxydschicht wird an denjenigen Stellen (wie bei 27) entfernt, wo man eine Steuermöglichkeit wie das Gate 26 wünscht, um die Leitfähigkeit in Gebieten zwischen benachbarten Diffusionsbereichen zu steuern oder zu verändern. Dann wird eine entsprechende Metallisierung auf die Oberfläche aufgebracht, welche an der Stelle 27 mit der dünnen Oxydschicht zwischen'den'benachbarten streifenförmigen Diffusionsbeicichen 55 und 9 0 ein Gate 26 bildet. Im Bereich der Kreuzung der Leitungszüge: entsteht a-.if diese Weise ein Feldeffekttransistor mit der Source 55, dem

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Gate 2G und dem Drein 90. Wenn die Metallisierung 28 ungeladen oder negativ geladen ist, köiinon keine Ladungen in dem P-leitenden Gebiet zwischen dom Diffusionsbereichen 55 und 9 0 fliessen. Wenn die McLaliisiemng positiv geladen ist , wird eine negative Ladung in das P-lcitende Mölorial zwischen den Diffusionsbereichen 55 und induziert und bildet .so einen leitenden Kanal. Wenn also eine Sourceleitung 5S geladen wird und eine positive Ladung auf das Gate 26 gebracht wird, erscheint als Ausgangssignal eine Ladung in der Drainleitung oder Leseleitung 90.

Einzelheiten des Festwertspeichers können aus den Figuren 5 und 6 ersehen werden, die jeweils aus den'Teilzeichnungen Figuren 5a bis 5c beziehungsweise Figuren Ga bis 6c zusammengesetzt sind. Die Speichermütrix enthält Speicherzellen 36 in 192 Zeilen und 128 Spalten. Die Spalten werden über eine Pteihe von 128 Gateleitungen 33 angesteuert, was in den Speicherzellen einen von zwei möglichen Ausgangssignalpegeln bewirkt, abhängig davon, ob in der angesteuerten Speicherzelle 36 ein Gate 3-4 vorhanden ist oder nicht. Die Auswahl der Spalten oder Ansteuerung der Gates erfolgt durch eine siebenstellige Adresse auf den sieben Eingongslcitungen 37, von denen eine dargestellt ist. Die Eingangsleitung 37 führt zum Gate eines Transistors 40 eines ersten Paares von Invertern des Gate-Decodic-Inverters 42. Der Ausgang des

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aus den Transistoren 4 0 und 41 aufgebauten Inverters bildet das Komplementsignal auf der Leitung 43, und der Ausgang des aus den Transistoren 44 und 45 gebildeten Inverters liefert auf der Leitung 46 das wahre Ausgangssignal, das den gleichen Signalpegel hat wie das Eingangssignal auf der Eingangsleitung 37. Jede auf der Leitung 37 angelieferte und zu decodierende Adresse wird so mit ihrem wahren Wert und ihrem Komplementwert zwischengespeichert. Die Ausgangsleitungen für das wahre Signal und das KompJementsignal der sieben Gate-Decodier-Inverter 42 werden zu einer Reihe von 128 Gate-Decodierkreisen 50 geführt, von denen einer dargestellt ist. Die Decodierkreise, 50 sind für sieben Binärstellen eingerichtet und liefern daher 128 mögliche Kombinationen der Ausgangssignale der Gate-Decodier -Inverter 42, so ' dass jede mögliche Kombination der sieben Adressenbits auf den Adressen-Eingangsleitungen 37 eine der in Spaltenrichtung verlaufenden Gateleitungen 33 ansteuert. Alle Leitungen ausser der gewählten Leitung bewirken ein Steuersignal an dem Gate mindestens eines der sieben Transistoren 52 in den 128 Gate-Decodierkreisen 50, wodurch erreicht wird, dass alle ausser der angesteuerten Gateleitung 33 einen niedrigen Spannungspegel annehmen.

Die Matrix 11 'ist in 3 Unterbereiche aufgeteilt, deren jeder aus 8 Teilbereichen besteht, was in Fig. 5 durch die jeweiligen Bezeichnungen

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Bereich 1, Bereich 2 oder Bereich 3 dargestellt ist. Ausserdem ist ' die Matrix in 8 Abschnitte unterteilt, deren jeder mit den Ausgängen zweier Binärstellen verbunden ist wie beispielsweise mit Bit 0 und mit Bit-1. Weiterhin ist die Matrix unterteilt in eine obere SpeicherhälfLe mit den Ausgängen von Bit 0 bis Bit 7 und eine untere S-peicherhälfte mit den Ausgängen von Bit 8. bis Bit· 15. So kann entweder eine der Speieberhälften angesteuert werden, was ein Ausgangs signal mit 8 Binärstellen liefert, oder die ganze Matrix wird angesteuert, was ein Ausgangssigna], mit 16 Binärstellen liefert... Jede Sourceleitung 55 vermag 256 Speicherzellen in einem der acht Abschnitte anzusteuern, , da sie mit den Speicherzellen 36 zweier benachbarter Zeilen mit je 128 Zellen verbunden ist. Wenn gleichzeitig eine der 128 Gateleitungen' 33 erregt ist, werden zwei Speicherzellen innerhalb des Abschnittes ' angesteuert; Es sind drei Source-Adressenleitungen 56, 57 und 58 vorgesehen, deren Eingangssignale mittels der Source-Adressendecodierinverter 59, 60 und.61 zweifach invertiert werden, um die wahren Signale und die Komplement signale zwischenzüspeichem. Der Source -Adressendecodierinvertor 59 ist in Fig." 6 dargestellt', der Inverter 60 ist in gleicherweise aufgebaut. Jede Source-Decodierschaltung 68 treibt vier Source!citungen 55. . .

Die Eingaigsleitung 56 führt zu dem Gate des Transistors 63, der auf

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Leitung 64 das invertierte Signal oder das Komplementsignal liefert. Die Leitung 64 ist auch mit dem Gate des Transistors 6 5 verbunden, was nach der zweiten Inversion auf der Leitung 66 das wahre Ausgangssignal ergibt. Die Ausgänge der Source -Adressendecodierinverter 59 und 60 sind mit Source-Decodierschaltungen 68 verbunden, von denen insgesamt 24 vorhanden sind. Jede dieser Schaltungen besitzt eine Ausgangsleitung 69, um eine Gruppe von vier Sourceleitungen 55 anzusteuern. Der dritte Source-Adressendecodierinverter 61 besitzt zwei Eingänge über die Leitungen 58 und 71, Die Ausgangsleitung 72 liefert das Komplement des Signales auf der Eingangsleitung 58 und führt zu '· den NOR-Schaltkroisen derjenigen Source-Decodierschaltungen 68, deren Ausgänge 69 zu den vier Speicherabschnitten, führen, welche die Ausgangssignale der Binarstellen von Bit 0 bis Bit 7 liefern. Des wahre Ausgangs signal auf der Leitung 73 führt zu den NOR-Schaltkreisen der Source-Decodierschaltungen 68, deren Ausgänge mit den vier Speicherabschnitten verbunden sind, welche die Ausgangs signale der Binärstellen von Bit 8 bis Bit 15 liefern. Wenn die Speichereinrichtung in zwei Speicherhälften betrieben werden soll, wird die Leitung 71 geerdet. Daraufhin verursacht ein positives Signal auf der Leitung 58 ein negcitives Signal auf der Ausgangsleitung 72 und ein positives Ausgangssignal auf der Leitung 73, was die Ansteuerung eines der drei Unterbereiche in der oberen Speicherhälfte ermöglicht. Ein negatives Eingangs-

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sjcjnal auf Leitung 58 bewirkt einerseits ein positives Signal auf der Leitung 72, welches die NOR-Schaltkreise in den Source.-Decodier-

schaltungen 68 on trogt, welche der oberen Speicherhälfte zugeordnet sind, und andererseits ein negatives Signal auf der Leitung 73, das die Ansteuerung eines der drei Unterbereiche der unteren Speicherhälfte ermöglicht, welche Ausgangssignale der Binärstellen von Bit 8 bis Bit liefern. AVenn alle acht Speicherabschnitte gleichzeitig angesteuert werden sollen, werden die Leitungen 58 und 71 zusammengeschaltet, worauf ein positives Signal auf der Leitung 58 die Ansteuerung aller acht Abschnitte mit 16 Ausgangsbinärstellen, gleichzeitig bewirkt."

Parallel auf fünf Leitungen 75 wird eine fünfstellige Bereichsaddresse an fünf entsprechende Inverter 76 geliefert, von denen nur einer dargestellt ist, um entsprechende wahre Signaleund Komplementsignale auf den Leitungen 78 beziehungsweise 79 bereitzustellen. Diese Adresse mit fünf Binärstellen auf den Leitungen 75 ermöglicht 32 Kombinationen für die Uebertragung zu den NOR-Schaltkreisen -85 innerhalb der Bereichswahlschaltung 80, welche im Falle der Auswahl ein invertiertes Ausgangs signal auf der Leitung 81 liefern. Die wahren Ausgangs signale und die Komplernentsic.nale der Bereichsadressenleitungen 75 werden drei Bareichs-Decodierschaltungen 83. zugeführt, Vielehe die fünfstellige Binärsignalkombination decodieren, um "einen der drei Unter-

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bereiche der Matrix 11 auszuwählen. Jede Bereichs-Decodierschaltung enthält einen NOR-Schaltkreis 85 und einen Inverter 86. Wenn die Eingangs signale eines solchen NOR-Schaltkreises 85 alle ne.gativ oder auf einem unteren Spannungsniveau sind, dann ist .das Ausgangssignal auf der Leitung 87 zum Gate des .Transistors 88 auf einem oberen Niveau und bewirkt so ein negatives Signal oder ein niedriges Spannungsniveau auf der Leitung 81. Der Ausgang jeder Leitung 81 ist .mit den acht Source-Decodierschaltungen 68 verbunden, welche zu einem der drei Unterbereiche gehören und so die Ansteuerung eines solchen Unterbereiches ermöglichen. .

Die Uebertragüng von Ladungen auf die Leseleitungen 90 und 91 in einem vorhergehenden Speicherzyklus kann bewirken, dass Restladungen bestehen bleiben, falls sie nicht entfernt werden. Zum Ableiten solcher Re'stladungen ist in der Matrix eine zusätzliche Spalte mit Schaltelementen 93 in der Art von Speicherzellen vorgesehen," von denen jedes· mit einem Gate ausgerüstet ist und das Gebiet zwischen zwei benachbarten Diffusionsbereichen überbrückt. Alle Schaltelemente dieser Spalte werden gleichzeitig eingeschaltet und ein positives Signal wird an jede Source-Decodierschaltung 68 geliefert. Dies geschieht mit einem Hilfs-Takt·- ' impuls 0P auf der Leitung 94. Dieser Taktimpuls erscheint einmal in jedem Spaicherzyklus, um jegliche Restladung nach Erde abzuleiten, die

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von einem vorhergehenden Speicherzyklus noch auf den Drainleitungen 90 oder 91 verblieben ist.

Der Ausgang der Matrix 11 des Festwertspeichers ist 16-stellig und umfasst die Binärstellen Bit 0 bis Bit 15. Jede Sourceleitung 55 ist auf beiden Seiten von einer benachbarten Drainleitung 90 beziehungsweise 91 begleitet. In Folge des Vorhandenseins oder des Fehlens eines Gates am Ort einer Speicherzelle 36 wird entweder die Uebertragung einer Ladung bewirkt, oder diese Ladungsübertragung zu den Leseleitüngen 90 beziehungsweise 91 findet nicht statt. Je nach 'dem wird ein unterscheidbares Ausgangssignal auf der.zugehörigen Ausgangsleitung 96 angezeigt, wenn eine Speicherzelle angesteuert wird. Von den acht in Fig. 5 dargestellten Abschnitten der Matrix zeigt die Fig. 6 nur den Teilbereich 1, Bit 0 und Bit 1, und den Teilbereich 2, Bit. 0 und Bit 1, des ersten Unter- · bereiches, oder 2/3 eines Abschnittes. Beiderseits jeder Sourceleitung 55 verläuft ein Paar von Drainleitungen oder Leseleitüngen 90 beziehungsweise 91. Das Ausgangssignal jeder Les"eleitung 90 wird mittels der Inverter 107 und 108 zweifach invertiert. Jede Leseleitung 90 ist mit dem Gate eines Transistors 102 verbunden, dessen invertiertes. Ausgangs signal auf der Leitung 103 zum Gate eines Transistors 104 geführt wird, welcher auf einer Leitung 105 ein wahres Ausgangssignal liefert. Das Ausgangssignal auf der Leitung 105 wird dem Gate eines der Tran si stoßen 99 eines

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NOR-Schaltkreises 101 zugeführt. Jede der Leitungen.105 (Sammelleitung 98 in Fig. 5) ist mit den Gate eines der drei Transistoren 99 Verbunden, welche gemeinsam mit dem Transistor 100 den vierstelligen NOR-Schalticreis 101 bilden. Jeder der Transistoren 99, der zu einer nicht-angesteuerten Sourceleitung gehört, hat an seinem Gate ein Steuersignal mit niedrigem Niveau. Wenn eine zur Ausgangsbinärstelle . Bit 0 gehörige Speicherzelle 36, die mit einem Gate ausgerüstet ist, durch Erregen der zugehörigen Sourceleitung 55 und der Gateleitung 33 angesteuert wird, darin wird diese Sourceleitung 55 mit der Drainleitung 9 0 als Leseleitung gekoppelt und eine positive Ladung wird auf das Gate des zugehörigen Transistors 102 geleitet. Das entstehende Ausgangssignal auf der Leitung 105 wird der NOR-Schaltung 101 zugeführt. Das · negative Ausgangssignal.des NOR-Schaltkreises 101 wird durch den Inverter 110 invertiert zu einer positiven Ladung, welche demjenigen Transistor'des Schaltkreises 101 zugeführt wird, der Teil des Ausgangshaltekreises 120 ist. Die Zufuhr einer positiven Ladung zu irgendeinem der Transistoren 99 bewirkt, dass der NOR-Schaltkreis 101 ein positives Ausgangssignal auf der Leitung 96 hat. Die positive Ladung auf der Leitung 96 wird den Gate des Transistors 114 zugeführt, der bewirkt, dass die Ausgangsklemme 113 mit Erde verbunden wird, was als Anzeige daiür dient, dass in der angesteuerten Speicherzelle eine binäre Eins gespeicheil· ist. Das Ausgangssignal auf der Leitung 96 wird auch dem Gate des

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Transistors 100 zugeführt, um den NOR-Schaltkreis 101 in dem Schaltzustand zu halten, der einem negativen Ausgangssignal oder einem unteren Spannungsniveau auf der Leitung 1OS entspricht.. Auf diese Weise wird der Schaltzustand an der Ausgangsklemme 113 festgehalten, bis der Haltekreis zurückgestellt wird. Um alle Ausgangsanschlüsse zurückzustellen, wird eine niedrige oder negative Ladung dem Gate des Transistors 116 des Rückstell-Inverters 117 zugeführt. Das sich ergebende positive Ausgangssignal auf der Leitung 118 "wird dem Gate des Transistors 119 (und jedes anderen entsprechenden Transistors in jedem der übrigen 15 Ausgangs-Haltekreise 120) züge- ·- · führt, was bewirkt, dass die Leitung 96 negativ wird und auf diese Weise den Haltekreis 120 zurück stellt. So werden alle !€■ Ausgangsanschlüsse 113 in einen nicht-geerdeten Schaltzustand gebracht, um den folgenden Speicherzyklus.vorzubereiten; ·" ■ \

Wie aus den Figuren 4 bis 6 zu ersehen ist, wird während eines Speicher-, zyklus der Festwertspeicher in Spaltenrichtung durch'eine siebenstellige Adresse auf den Leitungen 37 angesteuert, in Zeilenrichtung durch eine fünfstellige Bereichsadresse auf den Leitungen 75 und eine dreistellige Source-Adresse auf den Leitungen 56, 57 und 58. Die Ausgangsleituncjen der Gate-Decodierkreise 50 werden durch den positiven Steuertakt-Impuls 0X vorab aufgeladen. Weil alle Gate-Eecodierkreise 50 ausser dem aus-

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gewählten mindestens einen der Transistoren 52 aufweisen, der durch Decodiersignale zum Ableiten nach Erde durchgeschaltet ist, wird nach Beendigung des. Steuertakt-Impulses nur noch die eine · ausgewählte Gateleitung 33 ihre Aufladung behalten. Die ausgewählte Gateleitung 33 bleibt aufgeladen, bis eine neue Adresse einer anderen Gateleitung 33 in den Decodierschaltungen eine Ableitung über einen Transistor nach Erde für die vorher angesteuerte Gateleitung durchschaltet. Nach Beendigung des Hilfs-Taktimpulses 0P werden die Source-Decodierschaltungen 68 nicht mehr länger gesperrt, und die vorgewählte Sourceleitung 55 wird erregt, welche durch eine Adresse vorgewählt wurde, die aus einem dreistelligen Anteil mit der Source-Adresse und einem fünfstelligen Anteil mit der Bereichsadresse besteht. Daraufhin wird in denjenigen der angesteuerten Speicherzellen 36, welche mit einem Gate ausgerüstet sind und daher permanent den einen Binärwert, beispielsweise die binäre Eins, speichern, eine Ladung als Ausgangs signal auf die Drainleitungen 90 beziehungsweise 91 übertragen, welche die Leseleitungen des Festwertspeichers sind. Diese Ausgangs signale werden zweifach invertiert und über die NOR-Schaltkreise 101 und Inverter 110 übertragen, um den zugeordneten Haltekreis 120 zu setzen und ein entsprechendes Ausgangssignal an dem zugehörigen Ausgangsanschluss 113 bereitzustellen, das anzeigt, dass in der angesteuerten Speicherzelle eine binäre Eins gespeichert ist.

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Ein positives Signal wird anschließend durch den Hilfs-Taktimpuls 0P auf die Leitung 94 gebracht, welches bewirkt, daß alle Leseleitungen 90 und 91 nach Erde entladen werden, weil durch die in diesem Falle leitenden Schaltelemente 93 in der Matrix, die zugehörigen Sourceleitungen 55 und die Transistoren 122 in den Source-Decodierschaltungen 68 ein Strompfad nach Erde durchgeschaltet wird. Gleichzeitig mit dem positiven Signal des HiIfs-Taktimpulses wird die Eingangsleitung zum Rückstell-Inverter 117 auf einen negativen Wert gebracht, wodurch das positive Ausgangssignal auf der Leitung 118 alle 16 Ausgangs-Haltekreise 120 zurückstellt und so für den folgenden Speicherzyklus vorbereitet.

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Claims

£_ A T ENTANSPRÜCHE

Halbleiterfestwertspeicher für binär codierte Daten mit matrixartig angeordneten Speicherzellen aus Feldeffekttransistoren, mit Ansteuerungsschaltungen in zwei Koordinatenrichtungen und mit Leseeinrichtungen in einer der Koordinateneinrichtungen, dadurch gekennzeichnet, daß in einem Substrat (20) eines ersten Leitfähigkeitstyps nahe der Oberfläche in einer ersten Koordinaten richtung parallele, streifenförmige Diffusionsbereiche (55, 90, 91) eines zweiten Leitfähigkeitstyps angeordnet sind, daß darüber eine isolierende Oxydschicht (25) angeordnet ist, daß in der zweiten Koordinatenrichtung parallele, streifenförmige Metallisierungen (28) angeordnet sind, und daß im Bereich der Kreuzungen der genannten Leiterzüge sich die Speicherzellen befinden, daß einer der Binärwerte dadurch dargestellt ist, daß an dieser Stelle die genannte Oxydschicht (25) dünner als in der Umgebung ist, wodurch die genannte Metallisierung (28) näher am Substrat (20) ist und dort eine Gate-Elektrode (26, 34) eines Feldeffekttransistors (36) mit den genannten Diffusionsbereichen als Source (55) und Drain (90) bildet und daß der andere der beiden zu speichernden Binärwerte dadurch dargestellt ist, daß in einem solchen Kreuzungsbereich der Leiterzüge die genannte Oxydschicht (25) von gleichbleibender Dicke ist.
2. Halbleiterfestwertspeicher nach Anspruch 1, dadurch ge-

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kennzeichnet, daß erste Ansteuerungsschaltungen (76, 83, 59, 68) mit den streifenförmigen Diffusionsbereichen (55) in der ersten Koordinatenrichtung verbunden sind, die am Ort einer Speicherzelle (36) die Source eines Feldeffekttransistors bilden, daß zweite Änsteuerungsschaltungen (42, 50) über Gateleitungen (3 3) mit den streifenförmigen Metallisierungen (28) in der zweiten Koordinatenrichtung verbunden sind, und daß Leseeinrichtungen mit den streifenförmigen Diffusionsbereichen (90, 91) in der ersten Koordinatenrichtung verbunden sind, die am Ort einer Speicherzelle die Drain eines Feldeffekttransistors bilden.
3. Halbleiterfestwertspeicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Drainleitungen (90, 91) als Leseleitung dienen und in doppelter Anzahl zur Anzahl der als Ansteuerungsleitung dienenden Sourceleitungen (55) angeordnet sind, und daß jede Sourceleitung (55) auf beiden Seiten von je einer benachbarten Dräinleitung (90, 91) begleitet ist.
4. Halbleiterfestwertspeicher nach Anspruch 3, dadurch gekennzeichnet, daß jede Leseeinrichtung mit einem Halteschaltkreis (120) ausgerüstet ist und daß alle genannten Halteschaltkreise gemeinsam rückstellbar sind.
5. Halbleiterfestwertspeicher nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß in einer der Koordinatenrichtung eine Reihe von Schaltelementen (93) angeordnet sind,

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die ddazu dienen, auf ein Steuersignal die Drainleitungen (90, 91) zur Ableitung etwaiger Ladungen nach Erde durchzuschalten.

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