DE2128014A1

DE2128014A1 - Halbleiterfestwertspeicher

Info

Publication number: DE2128014A1
Application number: DE19712128014
Authority: DE
Inventors: Utz Dipl.-Ing. Dr. 7000 Stuttgart; Uli Manfred Dipl.-Ing. Dr. 7030 Böblingen; Najmann Knut Dipl.-Ing. 7031 Gärtringen Baitinger
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1971-06-05
Filing date: 1971-06-05
Publication date: 1972-12-14
Also published as: FR2140542A1; DE2128014B2; GB1340653A; DE2128014C3

Description

Böblingen, 25. Mai 1971 ru-sz

Aintl. Aktenzeichen: Neuanmeldung ^- I £ c U 1

Aktenzeichen der Anmelderin: Docket GE 970 030

Halblexterfestwertspeicher

Die Erfindung betrifft einen Halbleiterfestwertspeicher, dessen Speicherelemente aus Feldeffekttransistoren gebildet werden, die matrixförmig auf einem Substrat angebracht sindl

Halblexterfestwertspeicher aus Feldeffekttransistoren in monolithischer Technik- sind an sich bekannt. So wurde z.B. durch die deutsche Offenlegungsschrift 2 034 659 ein Festwertspeicher bekannt, der dadurch charakterisiert ist, daß ein erstes Bauteil eine erste Anordnung von Elementen aufweist, von denen jedes einen Halbleiterbereich und Stromeingangs- und -ausgangsmittel enthält, und daß ein zweites Bauteil auf dem ersten Bauteil angeordnet wird, das eine zweite Anordnung von Elementen enthält, die elektrisch leitend sind und die bestimmte ausgewählte Positionen einnehmen, die eine entsprechende Lage zu den Positionen der Elemente auf dem Bauteil aufweisen, und daß Mittel vorgesehen sind, die ein Arbeitspotential an die elektrisch leitenden Elemente liefern, und daß jedes der elektrisch leitenden Elemente übereinstimmt mit dem ihm zugeordneten Element auf dem ersten Bauteil und daß zwischen den genannten Elementanordnungen eine Isolierschicht angeordnet ist, durch die an bestimmte Elementenpositionen Feldeffekttransistoren mit isolierter Gate-Elektrode entstehen. Dabei enthält das erste Bauteil ein Isoliersubstrat und jedes Element auf dem ersten Bauteil eine Source-Elektrode und eine Drain-Elektrode, die jeweils durch einen Halbleitermaterialbereich voneinander beabstandet sind.

Der Nachteil dieses Feldeffekttransistor-Festwertspeichers be steht:d&pl.p._r\i$a.ßy.üas einzuschreibende Bitiruster bereits beim Her-

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Stellungsprozeß bekannt sein muß und daß für jedes Bitmuster getrennte Masken angefertigt werden müssen. Eine Personalisierung der einzelnen Speicherelemente nach dem Herstellungsprozeß ist nicht möglich.

Bei Festwertspeichern, die mit Halbleiterdioden ausgeführt worden sind,- ist es hingegen bekannt, das Bitmuster erst nach dem eigentlichen Herstellungsprozeß in den Speicher einzugeben, in dem die Dioden innerhalb der Matrix ausgebrannt werden, die eine Null im Bitmuster darstellen sollen. Durch das Auftreten eines hohen Spitzenstroms zum Durchbrennen einer Diode werden auch nach die- W sein Verfahren die geätzten Leitungen beschädigt oder es ergeben sich an schon durchgeschmolzenen nahe beieinandergelegenen Kontaktenden wieder elektrisch leitende Verbindungen, wodurch sich Fertigungsungenauigkeiten und große Fehlerquellen ergeben. Für Festwertspeicher, deren einzelne Speicherelemente aus Feldeffekttransistoren aufgebaut sind, eignet sich dieses Verfahren deshalb nicht, weil zwischen den einzelnen Elektroden des Feldeffekttransistors Isolationsschichten vorhanden sind.

Um unerwünschte Koppelströme beim Einschreiben von Bitmustern nach dem eigentlichen Herstellungsvorgang bei Halbleitermatrizen für Festwertspeicher zu vermeiden und die beim Einschreiben auftretenden Ströme kontrollieren zu können, wurde in der deutschen Offenlegungsschrift 1 524 879 vorgeschlagen, als Speicherelement entweder einen Vierschichthalbleiter oder einen Transistor mit in Reihe geschalteter Diode zu verwenden, wobei das Einschreiben einer binären Größe in eine Speicherzelle durch gesteuertes Durchschlagen der Sperrdiode erfolgt, indem sie mit einer für einen Lawinendurchbruch genügend großen Spannung beaufschlagt wird und der fließende Strom auf einen bestimmten Wert konstant gehalten wird, so daß nur die jeweilige Sperrdiode leitend wird, die entsprechend dem gewünschten einzuspeichernden Bitmuster eine leitende Verbindung zwischen Spalten und Reihenleitung herstellen soll. Obwohl es dadurch möglich ist, den Strom zum Durchlegieren zu begrenzen und eine Gefährdung der Metallzuleitungen auszu-

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schalten, ist es auch mit dieser Methode nicht möglich, die¹ gesteuerte Umwandlung der Sperrdiode mit der notwendigen Reproduzierbarkeit und Zuverlässigkeit durchzuführen, so daß sich hieraus wieder große Fehlerquellen'ergeben. Außerdem ist dieses Verfahren für Festwertspeichermatrizen mit Feldeffekttransistoren nicht anwendbar, da in derartigen Anordnungen die einzelnen Elektroden der Feldeffekttransistoren voneinander isoliert sind und nicht wie bei den Vierschxchthalbleitern oder bipolaren Transistoren in leitender Verbindung stehen, .

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen Festwertspeicher mit Feldeffekttransistoren in integrierter Technik zu schaffen, bei dem das zu speichernde Bitmuster erst nach dem eigentlichen Halbleiterherstellungsprozeß eingeschrieben werden kann.

Die erfindungsgemäße Lösung der Aufgabe besteht darin, daß in ein Halbleitersubstrat parallele Streifen entgegengesetzten Leitungstyps eingebracht werden und darüber senkrecht dazu verlaufende parallele Leiterstreifen angeordnet sind, die vom Substrat und den darin befindlichen Gebieten entgegengesetzten Leitungstyps durch eine elektrisch nichtleitende Schicht unterschiedlicher Dicke isoliert sind und daß im Halbleitersubstrat Stellen entgegengesetzten Leitungstyps so neben die parallelen Streifen entgegengesetzten Leitungstyps angebracht sind, daß sie sich jeweils unter den darüber senkrecht verlaufenden parallelen Leiterstreifen befinden.

Der Vorteil der vorliegenden Feldeffekttransistor-Festwertspeichermatrix besteht darin, daß im Herstellungsprozeß nur eine Ausführungsform hergestellt werden muß und somit die Werkzeuge (Masken) nicht für die recht verschiedenen einzelnen Bitmuster hergestellt werden müssen. Dies wird~insbesondere durch die Anordnung der elektrisch nichtleitenden Schicht unterschiedlicher Dicke erreicht, so daß es erstmals möglich ist, Feldeffekttransistor-Festwertspeicher herzustellen, die nach dem eigentlichen Herstellungsprozeß ■

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beliebig einschreibbar bzw, personalisierbar sind.

Die Erfindung wird nun anhand von in den- Zeichnungen dargestellten Ausführungsbeispielen naher beschrieben.

Es zeigen:

Fig. 1 eine Draufsicht auf einen Ausschnitt einer FeId-

effekttransistor-Festwertspeichermatrix;

Fig. 2 eine Schnittdarstellung entsprechend der markier

ten Schnittlinien gemäß Fig. 1 bei gleichmäßiger Substratdotierung und drei Isolierschichtdicken ohne Kanalbildung;

Fig. 3 . einen Querschnitt gemäß Fig. 2 mit Kanalbildung;

Fig. 4 . ein Querschnitt wie in Fig. 2 ohne Kanalbildung,

jedoch mit unterschiedlicher Substratdotierung und zwei Isolierschichtdicken;

Fig. 5 einen Querschnitt gemäß Fig. 4 mit Kanalbildung

und

Fign. 6,6A,6B die zur Herstellung der integrierten Feldeffekttransistor-Halbleitermatrix erforderlichen. Prozeßschritte.

In Fig. 1 ist die Draufsicht auf einen kleinen Ausschnitt einer. Festwertspeichermatrix mit Feldeffekttransistoren gezeigt. Diese Festwertspeichermatrix kann je nach zur Verfügung stehendem Platz in beiden Richtungen: erweitert werden.

In dem Halbleitersubstrat 1 befinden sich parallele Streifen entgegengesetzten Leitüngstyps:, die im vorliegenden Beispiel als Bitleitungen 2 und 3-dienen. Darüber verlaufen dazu senkrechte

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parallele Leiterstreifen, die als Wortleitungen 4 und 5 dienen. Im Halbleitersubstrat 1 befinden sich ferner Stellen entgegengesetzten Leitungstyps als Drains 6, 7, 8 und 9 so neben den Bitleitungen 2 und 3, daß sie jeweils unter den Wortleitungen 4 und 5 liegen. Zwischen den Wortleitungen 4 und 5 und dem darunter befindlichen Halbleitersubstrat 1 mit den darin angeordneten Gebieten 2, 3, 6, 7, 8 und 9 entgegengesetzten Leitungstyps befindet sich eine elektrisch nichtleitende Schicht, d. h. eine Isolierschicht 10 unterschiedlicher Dicke. Die Bezugszeichen 15, 16, 17 und 18 kennzeichnen die Kanalgebiete, die im Schnitt in den Fign. 2 bis 5 zu sehen sind. Außerdem, sind in der Draufsieht nach Fig. 1 die dünnsten Stellen 11, 12, 13 und 14 der in der Draufsicht nicht zu sehenden Isolierschicht 10 gestrichelt dargestellt. Die abgewinkelten Pfeile A-A¹, B-B¹ und C-C stellen Schnittlinien dar, die die in den Fign. 2 bis 6 dargestellten Schnitte kennzeichnen.

In Fig. 2 ist ein Schnitt entlang der Schnittlinie AA¹ nach Fig. 1 dargestellt. Die Fig. 2 zeigt zunächst die Anordnung ohne Kanalbildung und mit einer gleichmäßigen Substratdotierung sowie drei verschiedenen Dicken der Isolierschicht 10, die durch die Doppelpfeile dl bis d3 veranschaulicht werden. Wie bereits in Zusammenhang mit Fig. 1 beschrieben, befinden sich im Halbleitersubstrat die Bitleitungen 2 und 3. Darüber senkrecht verlauf t die Wortleitung 4. Außerdem befinden sich im Halbleitersubstrat 1 neben den Bitleitungen 2 und 3 die Drains 6 und 8. Die Anordnung der Drains 6 und 8 ist dabei so, daß sie jeweils unter der Wortleitung 4 zu liegen kommen. Zwischen der Wortleitung 4 und dem darunter befindlichen Halbleitersubstrat 1 mit den darin angeordneten Gebieten 2,3 und 6 und 8 entgegengesetzten Leitungstyps befindet sich die Isolierschicht 10. Die Dicke dieser Isolierschicht 10 ist in diesem Beispiel über den Drains, hier Drains 6 und 8, am dünnsten, was durch den Doppelpfeil dl dargestellt ist. über dem Kanalgebieten, wie es z. B. zwischen der Drain 6 und der Bitleitung 2 liegt und der Wortleitung 4, ist die Isolierschicht etwas dicker, was durch den

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Doppelpfeil d2 dargestellt ist und allen übrigen Stellen am · dicksten, was durch den Doppelpfeil d3 dargestellt ist. Es soll noch, erwähnt sein, daß unter der Voraussetzung, daß der A-HaIbleiter p-Silicium ist, der B-Halbleiter n-Silicium sein muß und daß unter der Voraussetzung, daß der A-HaIbleiter n-Silicium ist, der B-Halbleiter p-Silicium sein muß.

In Fig. 3 ist der Schnitt entlang der Linien BB¹ gemäß Fig. 1 gezeigt, wobei wiederum eine gleichmäßige Substratdotierung und drei verschiedene Dicken dl bis d3 der Isolierschicht 10 wie in Fig. 2 angenommen werden. Der einzige unterschied zu Fig. 2 be-" steht darin, daß hier der Zustand mit gebildeten Kanälen 16 und 18 zu sehen ist.

Fig. 4 zeigt wiederum einen Schnitt entlang der Schnittlinie AA¹ gemäß Fig. 1 wie in Fig. 2, nur mit dem Unterschied, daß eine erhöhte Substratdotierung 19, 20 und 21. und nur zwei Isolierschichtdicken verwendet werden, d. h. d2 = d3. Die Darstellung gemäß Fig. 4 ist wiederum ohne Kanalbildung und die Darstellung gemäß Fig. 5 mit Kanälen 16 und 18.

Wie aus den Fign. 4 und 5 hervorgeht, ist/ die Isolierschicht 10 über den Drains am dünnsten und über dem gesamten übrigen Gebiet ) der Matrixfläche dicker, wobei das Substrat 1 in den Kanalgebieten 15 und 17 zwischen den Drains 6 und 8 und der jeweils direkt benachbarten Bitleitung 2 oder 3 eine niedrigere elektrische Leitfähigkeit als im übrigen Substratbereich, jedoch nach wie vor denselben Leitungstyp, aufweist. Letzteres kann z. B. dadurch erreicht werden, daß man in das Substrat 1 zusätzliche, zu den Bitleitungen 2 und 3 parallele Streifen 19, 20 und 21 gemäß Fig. 4 und 5 einbringt, die denselben Leitungstyp wie das Substrat 1, aber eine demgegenüber erhöhte Ladungsträgerdichte aufweisen. Die unterschiedlichen Dicken der Isolierschicht 10 sind auch in Fig. 4 durch die Doppelpfeile dl bis d3 gekennzeichnet, wobei jedoch zu beachten ist, daß in diesem Beispiel, das ja nur zwei verschiedene Isolierschichtdicken aufweisen soll,

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d2 = d3 ist.

Im nachfolgenden soll nun ein Einschreibvorgang in diese Festwertspeichermatrix beschrieben werden. Nach der Herstellung enthält die in den Fign. 1 bis 5 dargestellte Festwertspeichermatrix mit Feldeffekttransistoren je nach Definition nur binäre Nullen oder binäre Einsen und kein bestimmtes, z. B. ein Mikroprogramm darstellendes Bitmuster. Für, die folgende Beschreibung sei angenommen, daß in der Festwertspeichermatrix mit Feldeffekttransistoren zunächst nur binäre Nullen gespeichert sind. Das . Einschreiben von binären Einsen in bestimmte Speicherzellen der Festwertspeichermatrix mit Feldeffekttransistoren geschieht nun dadurch, daß an die dünne Stelle der Isolierschicht 10 mit der Dicke dl zwischen Wortleitung 4 und Drain 6 eine Spannung angelegt wird, die genügend hoch ist, um die dünne Stelle der Isolierschicht 10 mit der Dicke dl elektrisch zu durchschlagen, wodurch eine elektrisch leitende Verbindung zwischen einer Wortleitung und der selektierten Drain 6 entsteht. Bevor die einzelnen Spannungen, die zum Söhreiben einer binären Eins erforderlich sind, an den einzelnen Stellen genauer beschrieben werden _f sollen die vier Hauptforderungen, die beim Einschreiben von Informationen in die Festwertspeichermatrix mit Feldeffekttransistoren erfüllt sein müssen, aufgeführt sein:

1. Der Durchschlag muß an der gewünschten Stelle der Isolierschicht sicher erfolgen;

2. es darf an keiner anderen Stelle der Festwertspeichermatrix zu einem unerwünschten Durchschlag der Isoliersicht 10 oder der pn-Übergänge kommen;

3. ein oder mehrere bereits erfolgte gezielte Durchschläge an .bestimmten Stellen dürfen das gewünschte Durchschlagen an einer weiteren Position nicht beeinträchtigen oder verhindern;

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4. beim Anlegen der hohen Durchschlagspannung muß gewährleistet sein, daß der Durchschlagstrom auf einen Wert begrenzt wird, der die übrigen Elemente der Matrix nicht gefährdet.

Zum Einschreiben einer binären Eins in eine ausgewählte Speicherzelle, die am Kreuzungspunkt der Wortleitung 5 und der Bitleitung 2 liegt, müssen das Substrat 1 der Festwertspeichermatrix an Masse, die Wortleitung 5 an die Spannung V, die Bitleitung 2 an Masse, alle übrigen Wortleitungen der Festwertspeicher- ' matrix an Masse und alle übrigen Bitleitungen der Festwertspeichermatrix an die Spannung V gelegt werden. Dadurch entstehen an den Stellen 16 und 18 gemäß Fign. 1, 3 und 5 durch Ladungsträgerinversion leitende Kanäle. Dabei ist Voraussetzung, daß ohne angelegte äußere Spannungen keine elektrisch leitende Ka-näle auftreten (selbstsperrender Anreicherungs-Mode). Damit stellen sich an den Drains der Festwertspeichermatrix folgende Potentiale ein:

1. Drain 6 und 8 entladen sich über die Leckströme ihrer PN-übergänge zum Substrat 1 auf Massepotential.

2. Drain 7 stellt sich über den Kanal· 16 auf das Potential der Bitleitung 2, d. h. auf Erdpotential, ein.

3. Drain 9 stellt sich wegen ihres geringen Leckstroms zum Substrat 1, der über den Kanal 18 aus der Bitleitung 3 nachgeliefert wird, auf ein Potential ein, das um den Betrag der Schwellspannung V , des Kanals 18 unterhalb dem Potential V der Wortleitung 5 liegt.

Hierdurch ergeben sich an den Stellen dünnster Isolierschicht 10, die mit dem Doppelpfeil dl gekennzeichnet sind, folgende Potentialdifferenzen:

1. An den Stellen 11 und 13 entsteht keine Potentialdifferenz,

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da sich sowohl die zugehörigen Drains 6 und 8 als auch die zugehörige Woftleitung 4 auf Massepotential befinden.

2. An der Stelle 12 tritt die Spannung V auf, da die zugehörige Drain 7 auf Massepotential und die zugehörige Wortleitung 5 an der Spannung V liegt.

3. An'der Stelle 14 fällt der Betrag der Schwellspannung V , ab, da die zugehörige Drain 9, wie bereits erwähnt, um diesen Betrag unter dem Potential V der zugehörigen Wortleitung 5 liegt. ·

Die obenerwähnten Forderungen 1 und 2, wonach der Durchschlag ausschließlich an der gewünschten und damit selektierten Stelle, hier der Stelle 12, erfolgen soll, lassen sich durch folgende Gleichungen präzisieren:

(61. 1) (Gl. 2) (Gl. 3)

	^VTh < ^BVis0l	sind:	< V
	^BViso2	- Schwel!spannung	> V
	BV pn	> V
Dabei
^VTh	der K

BV. - Durchschlagspannung der dünnen Isolierschicht über den Drains, d. h. an den Stellen 11, 12, 13 und 14;

BV. 2 - Durchschlagspannung(en) der Isolierschicht außerhalb der dünnen Stellen 11, 12, 13 und 14;

BV - Durchschlagspannung der pn-übergänge zwischen Substrat 1 und Gebieten entgegengesetzten Leitungstyps, d. h. den Bitleitungen 2 und 3 und den Drains 6, 7, 8 und 9;

V - angelegte Speisespannung.

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- - ίο -

Dabei drückt Gl. 1 aus, daß die dünne Isolierschicht an der Stel le 12 durchbricht, während sie an der Stelle 14 intakt bleibt. An den Stellen 11 und 13 entsteht wie erwähnt ohnedies keine Spannungsdifferenz, so daß auch sie intakt bleiben.

Gl. 2 und Gl. 3 beinhalten lediglich die Tatsache, daß es an keiner anderen Stelle der Speichermatrix zu einem unerwünschten Durchschlag der Isolierschicht oder der pn-übergänge kommt.

Daß die Bedingungen Gl. 1 bis 3 mittels der gegenwärtig üblichen Silicium-Planar-Technologie leicht zu erfüllen sind, veranschaulicht folgendes Zahlenbeispiel:

V_m, < BV. _Ί < V < BV. _or BV Th isol iso2' pn

(0...5 Volt) < BV. < V < (50...100 Volt)

LOL

Damit ergibt sich ein weiter Spielraum zwischen 5 und 50 Volt für die zulässigen Durchbruchspannungen der dünnen Isolierschichtstellen über den Drains und für die Wahl der anzulegenden Speisespannung V. Bei geeigneter Wahl der Herstellungspara meter laßt sich der Bereich auf 0,35 bis 100 Volt steigern.

Damit ist gezeigt, daß die 1. und 2. Forderung erfüllt sind. Das soeben beschriebene Beispiel ergibt folgendes Bitmuster:

OjI
010

Durch dieses Beispiel ist gezeigt worden, daß weder unselektierte, noch Bit-halbselektierte, noch Wort-halbselektierte Speicherzellen mit dem Informationsinhalt 0 das Schreiben einer Eins in eine selektierte Speicherzelle stören.

Um zu zeigen, daß auch die dritte aufgestellte Forderung erfüllt

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wird, derzufolge bereits erfolgte Durchschläge das Einschreiben einer binären Eins in die Festwertspeichermatrix an weiteren Positionen nicht stören dürfen, sei als weiteres Beispiel angenommen, daß folgendes Bitmuster vorliegt:

Weiterhin sei angenommen, daß nun die binäre Null im rechten unteren Feld ebenfalls in eine binäre Eins umgeschrieben werden

Wie im ersten Beispiel bereits beschrieben, wird an die selektierte Wortleitung, in diesem Beispiel die Wortleitung 5, die Spannung V, an die selektierte Bitleitung, hier die Bitleitung 3, Massepotential angelegt. Die unselektierten Wortleitungen liegen wie beschrieben auf Massepotential, die unselektierten Bitleitungen auf dem Potential V und das Substrat ebenfalls an Masse. '

Dadurch ist gewährleistet, daß bei den unselektierten Wortleitungen keine Ladungsträgerinversionen, d. h. keine elektrisch leitenden Kanäle, entstehen können, so daß die mit den unselektierten Wortleitungen verbundenen Drains keine elektrische Verbindung zur selektierten bzw.' zu den unselektierten Bitleitungen haben. Bei halbselektierten Speicherzellen an der selektierten Wortleitung entstehen zwar leitende Kanäle, über die jedoch kein Strom fließen kann, da die unselektierten Bitleitungen auf demselben Potential V wie die selektierte Wortleitung liegen.

Durch dieses Beispiel ist also gezeigt worden, daß weder unselektierte, noch Bit-halbselektierte, noch Wort-halbselektierte Speicherzellen mit dem Informationsinhalt 1 das Schreiben einer Eins in eine selektierte Speicherzelle stören.

Die vierte Forderung nach einer Begrenzung des Durchschlagstroms

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beim Einschreiben einer binären Information in eine Speicherzelle wird mittels bekannter Maßnahmen durch eine äußere Schaltung erfüllt, die die Spannung V an die selektierte Wortleitung liefert. Da eine derartige Begrenzung des Durchschlagstromes hinlänglich bekannt ist/ wird an dieser Stelle auf eine genauere Beschreibung- einer derartigen Schaltung'verzichtet.

Im nachfolgenden wird nun der Lesevorgang zum Auslesen einer in der Festwertspeichermatrix mit Feldeffekttransistoren gespeicherten Information beschrieben.

ψ Zu diesem Zwecke wird angenommen, daß die auszulesende Information, aus Nullen im Fall intakter Isolierschicht 10 über der Drain.einer Speicherzelle und aus Einsen im Falle des Durchbruchs derselben besteht. '

In der auszulesenden Festwertspeichermatrix mit Feldeffekttransistoren wird folgendes Bitmuster gemäß Draufsicht nach Fig. 1 als gespeichert angenommen:

In den Fign. 1, 2 und 3 können demnach die Stellen 11 und 14 als völlig intakt und die Stellen 12 bzw. 13 als durchgeschlagen angenommen werden. Das heißt, zwischen der Wortleitung 4 und Drain 8 sowie zwischen Wortleitüng 5 und Drain 7 bestehen elektrisch leitende Verbindungen, nicht aber zwischen der Wortleitung 4 und Drain 6 sowie der Wortleitung 5 und Drain 9.

Im vorliegenden Beispiel erfolgt nun das Auslesen der Festwertspeichermatrix mit Feldeffekttransistoren wortweise. Um dies zu erreichen/ wird das Potential der selektierten Wortleitung -4 über den Betrag der Schwellspannung V , angehoben, während das der unselektierten Wortleitung 5 unter diesem Wert gehalten wird, so daß in den Gebieten 15 und 17 leitende Kanäle entstehen, nicht

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aber in den Gebieten 16 und 18. .

Entsprechend dem eingeschriebenen Bitmuster besteht damit eine elektrisch leitende Verbindung der Wortleitung 4 mit der Bitleitung 3, nicht aber mit der Bitleitung 2. Ein auf die selektierte Wortleitung 4 gegebener Selektionsimpuls ruft daher einen Leseimpuls auf der Bitleitung 3 hervor, was im vorliegenden Beispiel einer gelesenen binären Eins entspricht, nicht aber auf der Bitleitung 2, was im vorliegenden Beispiel einer gelesenen binären Null entspricht. Die binäre Information des Wortes der selektierten Wortleitung 4 steht damit als Bit 2 und Bit 3 an den entsprechenden Bitleitungen parallel zur Verfügung. Es ist selbstverständlich auch möglich, durch nacheinander Ansteuern der Bitleitungen die Information seriell auszulesen. Ist der Lesevorgang auf der selektierten Wortleitung 4 beendet, dann kann anschließend entweder die Wortleitung 5 oder auch eine andere selektiert und gelesen werden.

Im nachfolgenden wird nun gezeigt, wie die erfindungsgemäße Festwertspeichermatrix mit Feldeffekttransistoren in der bekannten Siliciuiu-Planar-Technologie hergestellt werden kann. Dies erfolgt im vorliegenden Beispiel mit den Prozeßschritten 1 bis 11, die in den Fign. 6A und 6B anhand zweier Querschnitte entlang der in Fig. 1 gekennzeichneten Schnittlinien DDV und EE¹ darge- . stellt sind. Der Ablauf der Prozeßschritte für die Herstellung ist nun wie folgt:

1. Thermische Oxydation der Halbleitersubstrate (hier ζ. B. vom p-Typ)

2. ätzen der Diffusionsfenster zur Herstellung der Drains und Bitleitungen

3ο Deposition der Dotierungsstoffe (hier z. B. POCl_)

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4. Reoxydation, d. h. Schließen der Diffusionsfenster und Eindiffusion der Dotierungsatome (hier Phosphor)

5. Ätzen der Oxydfenster an den Stellen dünnerer Isolierschichtdicke, d. h. über den Kanalgebieten und über den Drains

6. Thermisches Aufwachsen des Oxyds über den Kanalgebieten (und über den Drains, was aber im 7. Prozeßschritt wieder ent-

• fernt wird)

7. Ätzen der Kontaktfenster über den Drains

8. Phosphorglas deponieren zur Stabilisierung der Kanalgebiete und Schließung der Kontaktfenster über den Drains (dünnstes Oxyd, das ggf. beim Schreiben durchschlägt)

9„ Kontaktlöcher öffnen. Dieser Schritt ist für die Matrix selbst nicht.erforderlich, vielmehr werden damit die Anschlüsse der Matrix an die sie umgebenden Schaltkreise vorbereitet, sowie die Verschaltung letzterer, sofern sie sich auf demselben Halbleitersubstrat befinden (nicht dargestellt)

10. Aluminium aufdampfen

11. Aluminiummuster ätzen, d. h. die "Verdrahtung" bzw. die Wortleitungen herstellen.

Anschließend erfolgen die üblichen Prozeßschritte zur Passivierung und Gehäusemontage.

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Claims

PATENTANSPRÜCHE

/U Halbleiterfestwertspeicher, dessen Speicherelemente aus Feldeffekttransistoren gebildet werden, die matrixförmig auf einem Substrat angebracht sind, dadurch gekennzeichnet, daß in einem Halbleitersubstrat (1) parallele Streifen (2 und 3) entgegengesetzten Leitungstyps eingebracht werden und darüber senkrecht dazu verlaufende parallele Leiterstreifen (4 und 5) angeordnet sind, die vom Substrat (1) und den darin befindlichen Gebieten (2 und 3) entgegengesetzten Leitungstyps durch eine elektrisch nichtleitende Schicht (10) unterschiedlicher Dicke isoliert sind und daß im Halbleitersubstrat (1) Stellen (6, 7,8 und 9) entgegengesetzten Leitungstyps so neben die parallelen Streifen entgegengesetzten Leitungstyps angebracht sind, daß sie sich jeweils unter den darüber senkrecht verlaufenden parallelen Leiterstreifen befinden.
2.^ Halbleiterfestwertspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschicht (10) über den Drains (z. B. 6 und 8) die kleinste Dicke (dl) besitzt, die beim Anlegen eines elektrischen Feldes ausreichender Stärke elektrisch durchschlagen wird, wodurch eine leitende Verbindung zwischen der selektierten Drain (z. B. 8) und der darüber liegenden Wortleitung (ζ. Β. 4) entsteht.
3. Halbleiterfestwertspeicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß über den Kanalgebieten (z. B. 15 und 17) die Isolierschicht (10) eine Dicke in der Größenordnung d2 > dl besitzt, so daß eine Ladungsträgerinversion bei geeigneter Aufladung der darüber befindlichen Wortleitung (4) auftreten kann.
4. Halbleiterfestwertspeicher nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die Isolierschicht (10) außer-

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halb von Drain (z. B. 6) und Kanalgebiet (z. B. 15) eine Dicke im Verhältnis d3 > d2 besizt.
5. Halbleiterfestwertspeicher nach Anspruch 4, dadurch gekennzeichnet, daß sich die Isolationsschicht (10) über einem Halbleitersubstrat (1) desselben Leitungstyps und derselben Störstellenkonzentration wie im Kanalgebiet (z. B. 15) befindet.
6. Halbleiterfestwertspeicher nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die Isolierschicht (10) über, allen Gebieten außerhalb von Drain (z. B. 6) und Kanalgebiet (z. B. 15) eine Dicke in der Größenordnung d3 > dl besitzt, wobei sie über einem Halbleitersubstrat (1) desselben Leitungstyps und höherer Störstellenkonzentration als im Kanalgebiet (z. B. 15) angeordnet ist.
7. Halbleiterfestwertspeicher nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die Dicke der Isolierschicht (10) außerhalb der Drain-Gebiete (z. B. 6) gleich ist (d2 = d3) .

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