DE2128014B2 - - Google Patents

Description

30

Die Erfindung betrifft einen Halbleiterfestwertspeicher, dessen Speicherelemente aus Feldeffekttransistoren gebildet werden, die matrixförmig auf einem Substrat angebracht sind.

Halbleiterfestwertspeicher aus Feldeffekttransistoren » in monolithischer Technik sind an sich bekannt. So wurde z. B. durch die deutsche Offenlegungsschrift 20 34 659 ein Festwertspeicher bekannt, der dadurch charakterisiert ist, daß ein erstes Bauteil eine erste Anordnung von Elementen aufweist, von denen jedes einen Halbleiterbereich und Stromeingangs- und -ausgangsmittel enthält, und daß ein zweites Bauteil auf dem ersten Bauteil angeordnet wird, das eine zweite Anordnung von Elementen enthält, die elektrisch leitend sind und die bestimmte ausgewählte Positionen 4-, einnehmen, die eine entsprechende Lage zu den Positionen der Elemente auf dem Bauteil aufweisen, und daß Mittel vorgesehen sind, die ein Arbeitspotential an die elektrisch leitenden Elemente liefern, und daß jedes der elektrisch leitenden Elemente übereinstimmt mit -,o dem ihm zugeordneten Element auf dem ersten Bauteil und daß zwischen den genannten Elementanordnungen eine Isolierschicht angeordnet ist, durch die an bestimmte Elementenpositionen Feldeffekttransistoren mit isolierter Gate-Elektrode entstehen. Dabei enthält γ-, das erste Bauteil ein Isoliersubstrat und jedes Element auf dem ersten Bauteil eine Source-Elektrode und eine Drain-Elektrode, die jeweils durch einen Halbleitermaterialbereich voneinander beabstandet sind.

Der Nachteil dieses Feldeffekttransistor-Festwert- t>o Speichers besteht darin, daß das einzuschreibende Bitmuster bereits beim Herstellungsprozeß bekannt sein muß und daß für jedes Bitmuster getrennte Masken angefertigt werden müssen. Eine Personalisierung der einzelnen Speicherelemente nach dem Herstellungspro- bs zeß ist nicht möglich.

Bei Festwertspeichern, die mit Halbleiterdioden ausgeführt worden sind, ist es hingegen bekannt, das Bitmuster erst nach dem eigentlichen Herstellungsprozeß in den Speicher einzugeben, indem die Dioden innerhalb der Matrix ausgebrannt werden, die eine Null im Bitmuster darstellen sollen. Durch das Auftreten eines hohen Spitzenstroms zum Durchbrennen einer Diode werden auch nach diesem Verfahren die geätzten Leitungen beschädigt, oder es ergeben sich an schon durchgeschmolzenen nahe beieinandergelegenen Kontaktenden wieder elektrisch leitende Verbindungen, wodurch sich Fertigungsungenauigkeiten und große Fehlerquellen ergeben. Für Festwertspeicher, deren einzelne Speicherelemente aus Feldeffekttransistoren aufgebaut sind, eignet sich dieses Verfahren deshalb nicht, weil zwischen den einzelnen Elektroden des Feldeffekttransistors Isolationsschichten vorhanden sind.

Um unerwünschte Koppelströme beim Einschreiben von Bitmustern nach derr eigentlichen Herstellungsvorgang bei Halbleitermatrizen für Festwertspeicher zu vermeiden und die beim Einschreiben auftretenden Ströme kontrollieren zu können, ist nach der deutschen Offenlegungsschrift 15 24 879 bekannt, als Speicherelement entweder einen Vierschichthalbleiter oder einen Transistor mit in Reihe geschalteter Diode zu verwenden, wobei das Einschreiben einer binären Größe in eine Speicherzelle durch gesteuertes Durchschlagen der Sperrdiode erfolgt, indem sie mit einer für einen Lawinendurchbruch genügend großen Spannung beaufschlagi wird und der fließende Strom auf einen bestimmten Wert konstant gehalten wird, so daß nur die jeweilige Sperrdiode leitend wird, die entsprechend dem gewünschten einzuspeichernden Bitmuster eine leitende Verbindung zwischen Spalten und Reihenschaltung herstellen soll. Obwohl es dadurch möglich ist, den Strom zum Durchlegieren zu begrenzen und eine Gefährdung der Metallzuleitungen auszuschalten, ist es auch mit dieser Methode nicht möglich, die gesteuerte Umwandlung der Sperrdiode mit der notwendigen Reproduzierbarkeit und Zuverlässigkeit durchzuführen, so daß sich hieraus wieder große Fehlerquellen ergeben. Außerdem ist dieses Verfahren für Festwertspeichermatrizen mit Feldeffekttransistoren nicht anwendbar, da in derartigen Anordnungen die einzelnen Elektroden der Feldeffekttransistoren voneinander isoliert sind und nicht wie bei den Vierschichthalbleitern oder bipolaren Transistoren in leitender Verbindung stehen.

Außerdem ist im IBM Technical Disclosure Bulletin, Vol. 13, Nr. 5, Oktober 1970, S. 1308 ein Festwertspeicher mit Feldeffekttransitoren in integrierter Technik bekanntgeworden, der das zu speichernde Bitmuster erst nach dem eigentlichen Halbleiterherstellungsprozeß beim Endbenutzer eingeschrieben bekommt, indem ein dünnes Oxid als Gate-Isolationsschicht durchschlagen wird und somit eine Eins darstellt. An den anderen Stellen innerhalb der Speichermatrix ist die Isolationsschichtdicker.

Ein solcher Festwertspeicher mit nur zwei unterschiedlichen Dicken der Isolationsschicht hat jedoch den Nachteil, daß der Unterschied der Schichtdicke im Gate-Bereich und unter den Metalleitungen im Fertigungsprozeß mit vertretbarem Aufwand nicht in einem erforderlichen engen Toleranzbereich gesteuert werden kann. Dies hat zur Folge, daß beim Anlegen der Spannungen zum Einschreiben einer Information Durchschläge bzw. Durchlegierungen nicht nur an den gewünschten Stellen, an denen eine Eins eingeschrieben werden soll, auftreten, sondern auch an Stellen, wo der Dickenunterschied nicht im Toleranzbereich liegt. Ein

fehlerhaftes Einschreiben oder eine Zerstörung des Speichers in diesem Bereich ist die Folge. Derartige Zerstörungen bzw. Fehleinschreibungen sind jedoch irreparabel, d. h„ daß das gesamte Halbleiterplättchen, auf dem sich ein derartiger Festwertspeicher befindet, als Ausschuß angesehen werden muß. Ein Festwertspeicher mit einer anderen Struktur, die die genannten Unsicherheiten beim nachträglichen Einschreiben nicht mehr aufweist, wäre deshalb wünschenswert.

Der Erfindung liegt deshalb die Aufgabe zugrunde, \o einen Festwertspeicher mit Feldeffekttransistoren in integrierte;· Technik, bei dem das zu speichernde Bitmuster erst nach dem eigentlichen Halbleiterherstellungsprozeß eingeschrieben werden kann, dahingehend zu verbessern, daß die Fertigungstoleranzen bei der Herstellung der Isolationsschicht und der Metallisierungen sich nicht nachteilig beim nachträglichen Einschreiben dahingehend auswirken können, daß die Gate-Isolationsschicht an unerwünschten Stellen durchschlagen wird, d. h., daß an diesen Stellen fälschlich eine Eins eingeschrieben wird.

Die erfindungsgemäße Lösung besteht im Kennzeichen des Anspruchs 1.

Dieser Speicher weist durch die Einführung einer dritten Isolationsschichtstärke, nämlich einer mitteldikken Oxidschicht, den Vorteil auf, daß an die Toieranzgrenzen beim Aufbringen der Isolationsschicht und der Metallschichten nicht extrem hohe Forderungen gestellt werden müssen und daß beim nachträglichen Einschreiben tatsächlich nur an dieser Stelle die Gate-Isolations- jo schicht durchschlagen wird, an der eine Eins eingeschrieben werden soll. Eine höhere Ausbeute ist die Folge.

Die Erfindung wird nun an Hand von in den Zeichnungen dargestellten Ausführungsbeispielen nä- j-, her beschrieben. Es zeigt

F i g. 1 eine Draufsicht auf einen Ausschnitt einer Feldeffekttransistor-Festwertspeichermatrix,

F i g. 2 eine Schnittdarstellung entsprechend der markierten Schnittlinien gemäß Fig. 1 bei gleichmäßiger Substratdotierung und drei Isolierschichten ohne Kanalbildung,

F i g. 3 einen Querschnitt gemäß F i g. 2 mit Kanalbildung,

F i g. 4, 4A, 4B die zur Herstellung der integrierten Feldeffekttransistor-Halbleitermatrix erforderlichen Prozeßschritte.

In F i g. 1 ist die Draufsicht auf einen kleinen Ausschnitt einer Festwertspeichermatrix mit Feldeffekttransistoren gezeigt. Diese Festwertspeichermatrix kann je nach zur Verfügung stehendem Platz in beiden Richtungen erweitert werden.

In dem Halbleitersubstrat 1 befinden sich parallele Streifen entgegengesetzten Leitungstyps, die im vorliegenden Beispiel als Bitleitungen 2 und 3 dienen. Darüber verlaufen dazu senkrechte parallele Leiterstreifen, die als Wortleitungen 4 und 5 dienen. Im Halbleitersubstrat 1 befinden sich ferner Stellen entgegengesetzten Leitungstyps als Drains 6, 7, 8 und 9 so neben den Bitleitungen 2 und 3, daß sie jeweils unter den t>o Wortleitungen 4 und 5 liegen. Zwischen den Wortleitungen 4 und 5 und dem darunter befindlichen Halbleitersubstrat 1 mit den darin angeordneten Gebieten 2,3,6, 7,8 und 9 entgegengesetzten Leitungstyps befindet sich eine elektrisch nichtleitende Schicht, d. h. eine b5 Isolierschicht 10 unterschiedlicher Dicke. Die Bezugszeichen 15,16,17 und 18 kennzeichnen die Kanalgebiete, die im Schnitt in den F i g. 2 bis 5 zu sehen sind.

Außerdem sind in der Draufsicht nach Fig. 1 die dünnsten Stellen 11,12,13 und 14 der in der Draufsicht nicht zu sehenden Isolierschicht 10 gestrichelt dargestellt. Die abgewinkelten Pfeile A-A', B-B' und C-C stellen Schnittlinien dar, die die in den Fig.2 bis 6 dargestellten Schnitte kennzeichnen.

In Fig.2 ist ein Schnitt entlang der Schnittlinie AA' nach F i g. 1 dargestellt. Die F i g. 2 zeigt zunächst die Anordnung ohne Kanalbildung und mit einer gleichmäßigen Substratdotierung sowie drei verschiedenen Dicken der Isolierschicht 10, die durch die Doppelpfeile d\ bis c/3 veranschaulicht werden. Wie bereits in Zusammenhang mit F i g. 1 beschrieben, befinden sich im Halbleitersubstrat die Bitleitungen 2 und 3. Darüber senkrecht verläuft, die Wortleitung 4. Außerdem befinden sich im Halbleitersubstrat 1 neben den Bitleitungen 2 und 3 die Drains 6 und 8. Die Anordnung der Drains 6 und 8 ist dabei so, daß sie jeweils unter der Wortleitung 4 zu liegen kommen. Zwischen der Wortleitung 4 und dem darunter befindlichen Halbleitersubstrat 1 mit den darin angeordneten Gebieten 2, 3 und 6 und 8 entgegengesetzten Leitungstyps befindet sich die Isolierschicht 10. Die Dicke dieser Isolierschicht 10 ist in diesem Beispiel über den Drains, hier Drains 6 und 8, am dünnsten, was durch den Doppelpfeil d 1 dargestellt ist. Über den Kanalgebieten, wie z. B. zwischen der Drain 6 und der Bitleitung 2 und der Wortleitung 4 ist die Isolierschicht etwas dicker, was durch den Doppelpfeil d2 dargestellt ist, und an allen übrigen Stellen am dicksten, was durch den Doppelpfeil c/3 dargestellt ist. Es soll noch erwähnt sein, daß unter der Voraussetzung, daß der Α-Halbleiter p-Silicium ist, der B-Halbleiter n-Silicium sein muß und daß unter der Voraussetzung, daß der Α-Halbleiter n-Silicium ist, der B-Halbleiter p-Silicium sein muß.

In F i g. 3 ist der Schnitt entlang der Linien Sß'gemäß F i g. 1 gezeigt, wobei wiederum eine gleichmäßige Substratdotierung und drei verschiedene Dicken dt bis </3 der Isolierschicht 10 wie in Fig. 2 angenommen werden. Der einzige Unterschied zu F i g. 2 besteht darin, daß hier der Zustand mit gebildeten Kanälen 16 und 18 zu sehen ist.

Im nachfolgenden soll nun ein Einschreibvorgang in diese Festwertspeichermatrix beschrieben werden. Nach der Herstellung enthält die in den Fig. 1 bis 3 dargestellte Festwertspeichermatrix mit Feldeffekttransistoren je nach Definition nur binäre Nullen oder binäre Einsen und kein bestimmtes, z. B. ein Mikroprogramm darstellendes Bitmuster. Für die folgende Beschreibung sei angenommen, daß in der Festwertspeichermatrix mit Feldeffekttransistoren zunächst nur binäre Nullen gespeichert sind. Das Einschreiben von binären Einsen in bestimmte Speicherzellen der Festwertspeichermatrix mit Feldeffekttransistoren geschieht nun dadurch, daß an die dünne Stelle der Isolierschicht 10 mit der Dicke d\ zwischen Wortleitung 4 und Drain 6 eine Spannung angelegt wird, die genügend hoch ist, um die dünne Stelle der Isolierschicht 10 mit der Dicke d\ elektrisch zu durchschlagen, wodurch eine elektrisch leitende Verbindung zwischen einer Wortleitung 4 und der selektierten Drain 6 entsteht. Bevor die einzelnen Spannungen, die zum Schreiben einer binären Eins erforderlich sind, an den einzelnen Stellen genauer beschrieben werden, sollen die vier Hauptforderungen, die beim Einschreiben von Informationen in die Festwertspeichermatrix mit Feldeffekttransistoren erfüllt sein müssen, aufgeführt sein:

K)

15

20

25

1. Der Durchschlag muß an der gewünschten Stelle der Isolierschicht sicher erfolgen;

2. es darf an keiner anderen Stelle der Festwertspeichermatrix zu einem unerwünschten Durchschlag der Isolierschicht 10 oder der pn-Übergänge kommen;

3. ein oder mehrere bereits erfolgte gezielte Durchschläge an bestimmten Stellen dürfen das gewünschte Durchschlagen an einer weiteren Position nicht beeinträchtigen oder verhindern;

4. beim Anlegen der hohen Durchschlagspannung muß gewährleistet sein, daß der Durchschlagstrom auf einen Wert begrenzt wird, der die übrigen Elemente der Matrix nicht gefährdet.

Zum Einschreiben einer binären Eins in eine ausgewählte Speicherzelle, die am Kreuzungspunkt der Wortleitung 5 und der Bitleitung 2 liegt, müssen das Substrat 1 der Festwertspeichermatrix an Masse, die Wortleitung 5 an die Spannung V, die Bitleitung 2 an Masse, alle übrigen Wortleitungen der Festwertspeichermatrix an Masse und alle übrigen Bitleitungen der Festwertspeichermatrix an die Spannung V gelegt werden. Dadurch entstehen an den Stellen 16 und 18 gemäß F i g. 1 und 3 durch Ladungsträgerinversion leitende Kanäle. Dabei ist Voraussetzung, daß ohne angelegte äußere Spannungen keine elektrisch leitende Kanäle auftreten (selbstsperrender Anreicherungs-Modus). Damit stellen sich an den Drains der Festwertspeichermatrix folgende Potentiale ein:

1. Drain 6 und 8 entladen sich über die Leckströme ihrer PN-Übergänge zum Substrat 1 auf Massepotential, j)

2. Drain 7 stellt sich über den Kanal 16 auf das Potential der Bitleitung 2, d. h. auf Erdpotential, ein.

3. Drain 9 stellt sich wegen ihres geringen Leckstroms zum Substrat 1, der über den Kanal 18 aus der Bitleitung 3 nachgeliefert wird, auf ein Potential ein, das um den Betrag der Schwellspannung Vn des Kanals 18 unterhalb dem Potential V der Wortleitung 5 liegt.

Hierdurch ergeben sich an den Stellen dünnster Isolierschicht 10, die mit dem Doppelpfeil d 1 gekennzeichnet sind, folgende Potentialdifferenzen:

1. An den Stellen 11 und 13 entsteht keine Potentialdifferenz, da sich sowohl die zugehörigen Drains 6 und 8 als auch die zugehörige Wortleitung 4 auf Massepotential befinden.

2. An der Stelle 12 tritt die Spannung V auf, da die zugehörige Drain 7 auf Massepotential und die zugehörige Wortleitung 5 an der Spannung Vliegt.

3. An der Stelle 14 fällt der Betrag der Schwellspannung Vn ab, da die zugehörige Drain 9, wie bereits erwähnt, um diesen Betrag unter dem Potential V der zugehörigen Wortleitung 5 liegt.

Die obenerwähnten Forderungen 1 und 2, wonach der Durchschlag ausschließlich an der gewünschten und damit selektierten Stelle, hier der Stelle 12, erfolgen soll, lassen sich durch folgende Gleichungen präzisieren:

50 Dabeisind:
V_n

BV_isoi BV_iso2 BV_pn

- Schwellspannung der Kanäle 15, 16, Ii und 18;

- Durchschlagspannung der dünnen Isolier schicht über den Drains, d. h. an der Stellen 11,12,13 und 14;

- Durchschlagspannung^) der Isolier schicht außerhalb der dünnen Stellen 11 12,13 und 14;

- Durchschlagspannung der pn-Übergänge zwischen Substrat 1 und Gebieten entge gengesetzten Leitungstyps, d. h. det Bitleitungen 2 und 3 und den Drains 6,7,1 und 9;

V — angelegte Speisespannung.

Dabei drückt Gl. 1 aus, daß die dünne Isolierschicht ai der Stelle 12 durchbricht, während sie an der Stelle 1' intakt bleibt. An den Stellen 11 und 13 entsteht wi< erwähnt ohnedies keine Spannungsdifferenz, so dal auch sie intakt bleiben.

Gl. 2 und Gl. 3 beinhalten lediglich die Tatsache, dal es an keiner anderen Stelle der Speichermatrix zu einen unerwünschten Durchschlag der Isolierschicht oder de pn-Übergänge kommt

Daß die Bedingungen Gl. 1 bis 3 mittels de gegenwärtig üblichen Silicium-Planar-Technologii leicht zu erfüllen sind, veranschaulicht folgende Zahlenbeispiel:

V_Th< BV_isol < V < BV_iso2,BV_p„
(0 ... 5 Volt) < BK₁₁,,, < V < (50... 100 Volt)

Damit ergibt sich ein weiter Spielraum zwischen i und 50 Volt für die zulässigen Durchbruchspannunger der dünnen Isolierschichtstellen über den Drains und füi die Wahl der anzulegenden Speisespannung V. Be geeigneter Wahl der Herstellungsparameter läßt sicr der Bereich auf 0,35 bis 100 Volt steigern.

Damit ist gezeigt, daß die 1. und 2. Forderung erfüll sind.

Das soeben beschriebene Beispiel ergibt folgende; Bitmuster:

b0 Durch dieses Beispiel ist gezeigt worden, daß wedei unselektierte, noch Bit-halbselektierte, noch Wort-halb selektierte Speicherzellen mit dem Informationsinhalt ( das Schreiben einer Eins in eine selektierte Speicherzel Ie stören.

Um zu zeigen, daß auch die dritte aufgestellte Forderung erfüllt wird, derzufolge bereits erfolgte Durchschläge das Einschreiben einer binären Eins in die Festwertspeichermatrix an weiteren Positionen nich stören dürfen, sei als weiteres Beispiel angenommen daß folgendes Bitmuster vorliegt:

I I

< BV_lml < V.

IiViS,,! > V.

BV_11n > V.

(2) 13)

Weiterhin sei angenommen, daß nun die binäre NuI im rechten unteren Feld ebenfalls in eine binäre Ein umgeschrieben werden soll.

Wie im ersten Beispiel bereits beschrieben, wird an die selektierte Wortleitung, in diesem Beispiel die Wortleitung 5, die Spannung V, an die selektierte Bitleitung, hier die Bitleitung 3, Massepotential angelegt. Die unselektierten Wortleitungen liegen wie beschrieben auf Massepotential, die unselektierten Bitleitungen auf dem Potential V und das Substrat ebenfalls an Masse.

Dadurch ist gewährleistet, daß bei den unselektierten Wortleitungen keine Ladungsträgerinversionen, d. h. keine elektrisch leitenden Kanäle, entstehen können, so daß die mit den unselektierten Wortleitungen verbundenen Drains keine elektrische Verbindung zur selektierten bzw. zu den unselektierten Bitleitungen haben. Bei halbselektierten Speicherzellen an der selektierten Wortleitung entstehen zwar leitende Kanäle, über die jedoch kein Strom fließen kann, da die unselektierten Bitleitungen auf demselben Potential V wie die selektierte Wortleitung liegen.

Durch dieses Beispiel ist also gezeigt worden, daß weder unselektierte, noch Bit-halbselektierte, noch Wort-halbselektierte Speicherzellen mit dem Informationsinhalt 1 das Schreiben einer Eins in eine selektierte Speicherzelle stören.

Die vierte Forderung nach einer Begrenzung des Durchschlagstroms beim Einschreiben einer binären Information in eine Speicherzelle wird mittels bekannter Maßnahmen durch eine äußere Schaltung erfüllt, die die Spannung V an die selektierte Wortleitung liefert. Da eine derartige Begrenzung des Durchschlagstromes hinlänglich bekannt ist, wird an dieser Seite auf eine genauere Beschreibung einer derartigen Schaltung verzichtet.

Im nachfolgenden wird nun der Lesevorgang zum Auslesen einer in der Festwertspeichermatrix mit Feldeffekttransistoren gespeicherten Information beschrieben.

Zu diesem Zwecke wird angenommen, daß die auszulesende Information aus Nullen im Fall intakter Isolierschicht 10 über den Drain einer Speicherzelle und aus Einsen im Falle des Durchbruchs derselben besteht.

In der auszulesenden Festwertspeichermatrix mit Feldeffekttransistoren wird folgendes Bitmuster gemäß Draufsicht nach F i g. 1 als gespeichert angenommen:

0 1

1 0

In den F i g. 1,2 und 3 können demnach die Stellen 11 und 14 als völlig intakt und die Stellen 12 bzw. 13 als durchgeschlagen angenommen werden. Das heißt, zwischen der Wortleitung 4 und Drain 8 sowie zwischen Wortleitung 5 und Drain 7 bestehen elektrisch leitende Verbindungen, nicht aber zwischen der Wortleitung 4 und Drain 6 sowie der Wortleitung 5 und Drain 9.

Im vorliegenden Beispiel erfolgt nun das Auslesen der Festwertspeichermatrix mit Feldeffekttransistoren wortweise. Um dies zu erreichen, wird das Potential der selektierten Wortleitung 4 über den Betrag der Schwellspannung Vn angehoben, während das der unselektierten Wortleitung 5 unter diesem Wert gehalten wird, so daß in den Gebieten 15 und 17 leitende Kanäle entstehen, nicht aber in den Gebieten 16 und 18. Entsprechend dem eingeschriebenen Bitmuster besteht damit eine elektrisch leitende Verbindung der Wortleitung 4 mit der Bitleitung 3, nicht aber mit der Bitleitung 2. Ein auf die selektierte Wortleitung 4 gegebener Selektionsimpuls ruft daher einen Leseimpuls auf der Bitleitung 3 hervor, was im vorliegenden

ίο Beispiel einer gelesenen binären Eins entspricht, nicht aber auf der Bitleitung 2, was im vorliegenden Beispiel einer gelesenen binären Null entspricht. Die binäre Information des Wortes der selektierten Wortleitung 4 steht damit als Bit 2 und Bit 3 an den entsprechenden Bitleitungen parallel zur Verfügung. Es ist selbstverständlich auch möglich, durch Nacheinander-Ansteuern der Bitleitungen die Information seriell auszulesen. Ist der Lesevorgang auf der selektierten Wortleitung 4 beendet, dann kann anschließend entweder die Wort'.eitung 5 oder auch eine andere selektiert und gelesen werden.

Im nachfolgenden wird nun gezeigt, wie die erfindungsgemäße Festwertspeichermatrix mit Feldeffekttransistoren in der bekannten Silicium-Planar-Technologie hergestellt werden kann. Dies erfolgt im vorliegenden Beispiel mit den Prozeßschritten 1 bis 11, die in den F i g. 4A und 4B an Hand zweier Querschnitte entlang der in F i g. 1 gekennzeichneten Schnittlinien DD' und EE' dargestellt sind. Der Ablauf der Prozeßschritte für die Herstellung ist nun wie folgt:

1. Thermische Oxydation der Halbleitersubstrate (hier z. B. vom p-Typ)

2. Ätzen der Diffusionsfenster zur Herstellung der Drains und Bitleitungen

3. Deposition der Dotierungsstoffe (hier z. B. POCb)

4. Reoxydation, d. h. Schließen der Diffusionsfenster und Eindiffusion der Dotierungsatome (hier Phosphor)

5. Ätzen der Oxydfenster an den Stellen dünnerer Isolierschichtdicke, d.h. über den Kanalgebieten und über den Drains

6. Thermisches Aufwachsen des Oxyds über den Kanalgebieten (und über den Drains, was aber im 7. Prozeßschritt wieder entfernt wird)

7. Ätzen der Kontaktfenster über den Drains

8. Phosphorglas deponieren zur Stabilisierung der Kanalgebiete und Schließung der Kontaktfenster über den Drains (dünnstes Oxyd, das gegebenenfalls beim Schreiben durchschlägt)

9. Kontaktlöcher öffnen. Dieser Schritt ist für die Matrix selbst nicht erforderlich, vielmehr werden damit die Anschlüsse der Matrix an die sie umgebenden Schaltkreise vorbereitet, sowie die Verschaltung letzterer, sofern sie sich auf demselben Halbleitersubstrat befinden (nicht dargestellt)

10. Aluminium aufdampfen

11. Aluminiummuster ätzen, d.h. die »Verdrahtung« bzw. die Wortleitungen herstellen.

Anschließend erfolgen die üblichen Prozeßschritte zur Passivierung und Gehäusemontage.

Hierzu 4 Blatt Zeichnungen

Claims (1)

1. Patentanspruch:

   Halbleiterfestwertspeicher, dessen Speicherelemente aus Feldeffekttransistoren gebildet werden, die matrixförmig auf einem Substrat angebracht sind, auf dem parallele Streifen entgegengesetzten Leitungstyps angebracht sind, die vom Substrat und den darin befindlichen Gebieten (z. B. Drain) entgegengesetzten Leitungstyps durch eine elektrisch nichtleitende Schicht isoliert sind, die im Drain-Gebiet dünner als in den anderen Bereichen ausgebildet ist, die beim Anlegen eines elektrischen Feldes ausreichender Stärke elektrisch durchschlagen wird, wodurch eine leitende Verbindung zwischen der selektierten Drain und der darüberliegenden Leitung entsteht und somit eine binäre Eins gespeichert wird, dadurch gekennzeichnet, daß die Isolierschicht (10) drei Dicken (d\ —t/3) aufweist, so daß sie außerhalb von Drain (z. B. 6) und Kanalgebiet (z. B. 15) eine Dicke im Verhältnis </3 > t/2 besitzt und über den Kanalgebieten (z. B. 15 und 17) eine Dicke in der Größenordnung d2 > t/l, damit eine Ladungsträgerinversion bei Aufladung der darüber befindlichen Wortleitung (4) auftreten kann.