DE2033260B2 - Kapazitiver Speicher mit Feldeffekttransistoren - Google Patents

Description

Die Erfindung betrifft einen kapazitiven Speicher nach dem Oberbegriff des Patentanspruchs 1.

Es ist bereits bekannt, Feldeffekttransistoren für Speicherzwecke zu verwenden. Hierbei erfolgt eine Verbindung mehrerer derartiger Transistoren in jeder Speicherzelle zu einer Verriegeiungsschaltung. Derartige Speicher benötigen jedoch zahlreiche aktive Elemente in jeder Zelle und daher für diese eine relativ große Fläche auf der Trägerschicht einer integrierten Schaltung. Diese Konstruktionsart begrenzt deshalb die Anzahl der auf einer Trägerschicht aufbaubaren Speicherzellen und erfordert außerdem die Verwendung längerer Treiber- und Abfrageleitungen, wodurch

ίο die Arbeitsgeschwindigkeit des Speichers vermindert wird.

Eine andere Speicherart mit Feldeffekttransistoren zeigt die US-Patentschrift 33 87 286. Hierbei werden kapazitiv arbeitende Speicherzellen mit jeweils zwei Feldeffekttransistoren beschrieben. Jede Zelle vermag ein binäres Signal durch Aufrechterhaltung der Ladung der Kapazität zwischen dem Toranschluß und der Trägerschicht eines der beiden Transistoren zu speichern. Doch auch diese Speicherzelle benötigt noch eine relativ große Fläche auf der Trägerschicht Ein weiterer Nachteil entsteht dadurch, daß die Abfrage der gespeicherten Information aus einer Speicherzelle Störungen bei den anderen an der gleichen Abfrageleitung liegenden Speicherzellen hervorruft. Dies ergibt sich dadurch, daß die Speichertransistoren direkt mit der Abfrageieitung verbunden sind. Es ist daher schwierig, bei diesem Speicher eine ausreichende Zuverlässigkeit zu erreichen.

Außerdem ist aus dem IBM-TDB, Oktober 1966,

S. 553 und 554 eine Speicherzelle mit drei Transistoren bekannt geworden, bei der der dritte Transistor als kombinierter Eingabe-/Ausgabetransistor dient. Diese Speicherzelle ist außerdem aus bipolaren Transistoren und Feldeffekttransistoren zusammengesetzt, wodurch bei der Herstellung und beim Betrieb viele Nachteile entstehen, da hier Prozeßschritte zur Herstellung der bipolaren Transistoren mit Prozeßschritten zur Herstellung von Feldeffekttransistoren, die völlig voneinander verschieden sind, vermischt werden müssen.

Außerdem sind in der DE-OS 17 74 459 Speicherzeilen vorgeschlagen worden, die aus drei Feldeffekttransistoren bestehen. Dieser Aufbau erzielt jedoch noch nicht die gewünschte Integrationsdichte innerhalb eines Speicherverbands bei ausreichend großer Unanfälligkeit gegen Störungen.

In der DE-OS 20 13 233 ist ein elektronischer Speicher bekannt geworden, dessen Speicherelemente ebenfalls aus Feldeffekttransistoren bestehen. Eine derartige Speicherzelle besteht aus einem ersten, einem zweiten und einem dritten Transistor, von denen jeder eine erste, zweite und dritte Elektrode aufweist, wobei an der Verbindung zweier Elektroden verschiedener Transistoren eine binäre Information in Form einer elektrischen Ladung speicherbar ist. Die Speicherschaltung kann ein dem Ladungswert entsprechendes Lesesignal erzeugen oder die gespeicherte Ladung gemäß der Speicherschaltung zugeführten Einschreib-Signale verändern. Durch die relativ kleinen erreichbaren Kapazitäten zur eigentlichen Speicherung von Informationen bei Speichern mit höchster Integrationsdichte ist ein sicheres Arbeiten einer derart aufgebauten Speicherzelle noch nicht möglich.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen hochintegrierten Speicher mit Feldeffekttransistören zu schaffen, bei dem jede Speicherzelle eine relativ kleine Fläche benötigt und der den hohen Anforderungen an die Zuverlässigkeit entspricht.

Die erfindungsgemäße Lösung der Aufgabe besteht

im Kennzeichendes Patentanspruchs 1.

Ausbildungsformen der Erfindung sind in den Patentansprüchen 2 bis 6 gekennzeichne'.

Der große Vorteil der vorliegenden Speicherzelle ist dadurch begründet, daß bei äußerst günstigen Platzverhältnissen im Lay-out eine Speicherzelle geschaffen wurde, bei der eine einwandfreie Trennung des Speichertransistors von der Ein-AAusgabeleitung geschaffen wurde, so daß sie ein äußerst stabiles Verhalten aufweist, das die bisherigen Speicherzellen bei einer derartigen Integrationsdichte nicht aufweisen.

Die geringe Fläche einer Speicherzelle wird durch die besondere Zuordnung der Feldeffekttransistoren auf der Trägerschicht zueinander erreicht Dies ergibt eine größere Packungsdichte und somit geringere Herstellungskosten pro Speicherzelle. Jede Zelle enthält einen Eingabe- und Ausgabe-Transistor, mit denen der Speichertransistor verbunden ist Dad'irch wird die erforderliche Isoüerung des Speichertransistors von der Ein-/Ausgabeleitung geschaffen.

Die Erfindung wird im folgenden anhand eines in den Figuren dargestellten Ausführungsbeispieles näher erläutert Es zeigt

F i g. 1 eine schematische Darstellung der elektrischen Verbindungen in einem erfindungsgemäß aufgebauten, wortorganisierten Speicher,

F i g. 2 die Draufsicht einer Speicherzelle de , in F i g. 1 gezeigten Speichers und die

F i g. 3 und 4 senkrechte Schnitte durch die Speicherzelle nach F i g. 2.

Der in Fig. t dargestellte Speicher ist eine Anordnung aus η ■ η Speicherzellen 10, von denen jede aus drei Feldeffekttransistoren 12, 14 und 16 besteht. In diesem Ausführungsbeispiel sind nur 9 Zellen gezeigt, da dies zur Erläuterung des Erfindungsprinzips genügt. In der Praxis lassen sich natürlich weit größere Anordnungen aufbauen. Jeder der drei Transistoren in einer Speicherzelle 10 besitzt eine Steuerelektrode 12C bzw. 14G bzw. 16G, einen Senkenbereich 12Ο bzw. 14D bzw. 16Z? und einen Quellenbereich 12Sbzw. 14Sbzw. 165. Die verwendeten Transistoren sind Oberflächen-Feldeffekttransistoren. Sie sind auch als Metall-Oxyd-Halbleiter-Transistoren bekannt Sie werden auf einer Trägerschicht aus halbleitendem Material mit einer bestimmten Leitfähigkeit, beispielsweise P-Ieitendem Silizium gebildet Die Quellen- und Senkenbereiche sind dann stark N-dotien. Diese beiden Bereiche werden durch einen Kanal an der Oberfläche des Trägerplättchens unmittelbar unterhalb der Torelektrode verbunden.

Es bestehen somit zwei entgegengesetzt geschaltete Dioden zwischen dem Quellen- und dem Senkenanschluß, wodurch bei fehlender Vorspannung an der Torelektrode kein Strom über den Kanal fließen kann. Wenn eine positive Spannung an die Torelektrode gelegt wird, nimmt die Anzahl der Löcher an der Oberfläche ab und ein weiteres Ansteigen der Vorspannung verursacht eine Ansammlung von Elektronen an der Oberfläche. Der Kanal geht über von der P-Leitfähigkeit zur N-Leitfähigkeit, wodurch ein leitfähiger Kanal zwischen dem Quellen- und dem Senkenbereich gebildet wird. Dieser Transistor stellt einen Anreicherungs-Typ dar, bei dem der Kanal zwischen Quellen- und Senkenbereich gewöhnlich nicht leitend ist und durch ein positives Signal an der Torelektrode leitend wird. Für die Stromleitung muß eine Spannung zwischen den Quellen- und Senkenanschlüssen bestehen und das Potential an der Torelektrode muß das röieniia! am Queüenanschluß, das negativer ist als das Potential am Senkenanschluß, um die Schwellenspannung des Transistors übersteigen.

Der Speicher nach der Erfindung ist nicht auf Transistoren mit NPN-Struktur begrenzt, sondern es können auch PNP-Transistoren verwendet werden. Ebenso können anstelle von Feldeffekttransistoren vom Anreicherungs-Typ solche vom Verarmungs-Typ benutzt werden, bei denen der Kana! zwischen Quelle und Senke normalerweise leitend ist und durch Signale an der Torelektrode gesperrt werden kann. Hierzu müssen jedoch die in die Schaltung zu Steuerzwecken gegebenen Signale entsprechend geändert werden.

Die Arbeitsweise des in F i g. 1 gezeigten Speichers beim Lesen und Schreiben von Informationen wird d'jrch einen Worttreiber, dargestellt durch den Block 20, und durch einen Bit-Treiber und Leseverstärker, dargestellt durch den Block 22, gesteuert Der Wort-Treiber 20 betätigt eine Mehrzahl von θ 1- und θ 2-Leitungen über ein nicht gezeigtes Decodier-Netzwerk, welches nacheinander diejenigen Spalten von Speicherzellen auswählt, in welche Informationen eingegeben oder welche abgefragt werden sollen. Die θ 1- und θ 2-Leitungen steuern den Lese- und Schreibzyklus für jede Speicherzelle. Eine größere Anzahl von Bitleitungen 24 verbindet jede der Speicherzellen an den Senkenarschlüssen 12Dund 14D mit den Leseverstärkern, die nicht zu dem Halbleiterplättchen gehören. Auf die Bitleitungen wird während des Schreibzyklus eine Signalspannung gegeben und während des Lesezyklus wird ein Signalabfall auf den Bitleitungen abgefühlt. Da die Bitleitungen sowohl bei der Ein- als auch bei der Ausgabe benötigt werden, erfolgen der Lese- und der Schreibzyklus nacheinander.

Der Betrieb einer einzelnen Speicherzelle wird im folgenden anhand der in der linken oberen Ecke der Speicheranordnung befindlichen Speicherzelle 10.4-1 erläutert. Während des Schreibzyklus wird vom Wort-Treiber 20 ein Signal auf die Leitung θ 2-1 und damit auf die Torelektrode 12G gegeben. Normalerweise befindet sich der Transistor 12 im nichtleitenden Zustand, er wird jedoch durch das Signal an der Torelektrode leitend gemacht. Dadurch wird das Potential am Senkenanschluß YlD auf den Quellenanschluß 12S und somit auch auf die Torelektrode 16C übertragen. Wenn ein Informationsbit eingespeichert werden soll, so wird während dieses Zustands des Transistors 12 vom Bit-Treiber auf die Bitleitung 24/V ein Signal gegeben, das an die Torelektrode 16C gelangt. Die zwischen dieser und dem Quellenanschluß 16S des Transistors 16 liegende Kapazität dargestellt durch den Kondensator 16C, wird je nach der zu speichernden Information aufgeladen oder nicht aufgeladen. Die Ladung bleibt für eine Zeit erhalten, die lang ist im Vergleich zu der für einen Lese-/Schreibvorgang erforderlichen Zeit. Obgleich eine Entladung des Kondensators 16C stattfindet, hält sich die Ladung für etwa 80% der Arbeitszeit des Speichers. Die dadurch erforderliche Regenerierung der gespeicherten Information erfordert etwa 10 bis 20% der Speicherarbeitszeit.

Nachdem die Information im Kondensator 16C gespeichert ist, wird das Signal von der Leitung θ 2-1 fortgenommen und somit der Transistor 12 gesperrt. Bei einem nachfolgenden Lesevorgang wird vom Wort-Treiber 20 über die Leitung θ 1-1 ein Signal auf die Torelektrode 14G des Transistors 14 gegeben. Dieser wird dadurch leitend. Gleichzeitig wird vom Bit-Treiber im Block 22 ein Signa! auf die Bulcitüng 24Λ gegeben.

Ist der Kondensator 16C geladen, dann erfolgt durch diesen über den Transistor 14 eine Absenkung des Signalpegels auf der Bitleitung 24Λ, die durch den zugehörigen Leseverstärker im Block 22 festgestellt wird. Die Absenkung ergibt sich dadurch, daß durch den geladenen Kondensator 16C der Transistor 16 leitend gehalten wird und nun über diesen und den ebenfalls leitenden Transistor 14 das Nullpotential der Leitung 26 auf die Bitleitung 24/4 gelangt.

Ist der Kondensator 16Cbeim Speichervorgang nicht aufgeladen worden, weil z. B. ein Null-Bit eingespeichert werden sollte, dann bleibt der Transistor 16 gesperrt und es erfolgt beim Lesevorgang keine Absenkung des Signalpegels auf der Bitleitung 24/4. Auf diese Weise kann die gespeicherte information erkannt werden.

In gleicher Weise wie die Speicherzelle 10/4-1 werden auch die Speicherzellen lOß-1 und lOC-1 derselben Spalte zur gleichen Zeit über die Leitung θ 2-1 bzw. θ 1-1 angesteuerl. Es wird also jeweils ein Wort eingespeichert bzw. ausgelesen. Dabei werden jeweils beide vom Wort-Treiber 20 ausgehenden Leitungen nacheinander erregt, so daß immer ein Lese-/Schreibzyklus für ein Wort stattfindet

Die ganze in der F i g. 1 gezeigte Anordnung der Speicherzellen 10 kann als integrierter Schaltkreis auf einem einzigen Silizium-Plättchen hergestellt sein. Eine vorzugsweise Ausführung einer solchen Zelle ist in den F i g. 2, 3 und 4 gezeigt Die F i g. 2 stellt die Draufsicht einer Speicherzelle innerhalb des integrierten Schaltkreises dar und die F i g. 3 und 4 sind Schnittbilder durch das Silizium-Plättchen.

Das Ausgangsmaterial für den integrierten Schaltkreis bildet die Silizium-Trägerschicht 30, die P-dotiert und an ein Bezugspotential angeschlossen ist. Die eine Seite der Trägerschicht 30 ist mit einer relativ dicken Schicht 32 aus Siliziumdioxyd überzogen. Die Quellen- und Senkenbereiche der Transistoren sind stark N-dotiert und werden durch Diffusion erzeugt. Sie bilden Teile der Bitleitung 24 und der auf Nullpotential liegenden Leitung 26 sowie der eindiffundierten Bereiche X und Y. Die Leitungen 24 und 26 sind in die Trägerschicht eindiffundiert und verlaufen über deren ganze Länge. Sie bilden Quellen- und Senkenbereiche 16S, 12D und 14D in der Nähe der Torelektroden. Nachdem die Diffusion abgeschlossen ist, wird die Schicht 32 aus Siliziumdioxyd auf der gesamten Oberfläche der Trägerschicht gebildet. Diese dient zur Trennung der Steuerelektroden von den Quellen- und Senkenbereichen. Auf der Schicht 32 werden Aluminiumbahnen zum Verbinden der einzelnen Speicherzellen untereinander erzeugt Diese sind mit θ 1 und θ 2 bezeichnet und sind im Bereich der Feldeffekttransistoren so ausgeweitet, daß sie diese überdecken und die Torelektroden 12G und 14G bilden. Sie besitzen innerhalb der Schicht 32 eine konische Form und liegen jeweils gegenüber den sich zwischen den Quellen und Senken erstreckenden Bereichen der Trägerschicht 30 und sind so für die Ausbildung eines N-Kanals zwischen Quelle und Senke vorgesehen. Die Zwischenschichten 28 zwischen den zur Trägerschicht 30 hinzeigenden Flächen der Torelektroden und der Siliziumdioxydschicht 32 sind in der F i g. 2 gestrichelt dargestellt Der N-Kanal bildet sich unmittelbar unterhalb der Oxydschicht aus und erlaubt einen Stromfluß zwischen Quelle und Senke, wenn eine ausreichende Schwellenspannung zwischen der Torelektrode und dem entsprechenden Quellenanschluß besteht

In der Fig.2 ist weiterhin ein Aluminiumbelag 40 erkennbar, der die Torelektrode 16G bildet und eine Verbindung von dieser zum Quellenbereich 12S des Transistors 12 herstellt. Die Verbindung des Aluminiums mit dem stark N-dotierten Bereich Y in der Zwischenschicht 42 stellt einen ohm'schen Kontakt dar. Dieser ist in der Speicherzelle die einzige direkte Verbindung zwischen dem Aluminiumbelag und dem Silizium. Auf diese Weise ist ein symmetrischer und sehr gedrängter Aufbau der Speicherzelle möglich, der eine

to hohe Packungsdichte in dem Halbleiterplättchen ergibt.

Nach dem Auftragen der Aluminiumflächen werden

weitere isolierende Siliziumdioxydschichten auf dem Halbleiterplättchen gebildet

Nachfolgend wird die Arbeitsweise des gezeigten

'5 Speichers beschrieben.. Es so!! beispielsweise das Binärwort LOL in die erste Spalte, d. h. in die Speicherzellen 10/4-1, lOB-1 und lOC-1, eingegeben werden. Auf der Leitung θ 2-1 erscheint dann beim Einschreibvorgang ein positives Signal von einem Volt, das allen Torelektroden 12G der ersten Spalte zugeführt wird. Die zugeordneten Transistoren 12 werden dadurch leitend. Gleichzeitig werden vom Bit-Treiber Signale auf die Leitungen 24 gegeben, die dem zu speichernden Informationswort LOL entsprechen, d. h. auf den Bitleitungen 24/4 und 24C erscheint ein Signal mit einem Pegel von 9 Volt, während die Bitleitung 24S auf Nullpotential gelegt wird. Diese Signale gelangen auch an die Torelektroden 16G, so daß die Kondensatoren 16C entsprechend aufgeladen werden. Die Ladezeit, die der Dauer des Schreibvorganges entspricht, ist sehr klein. Sie liegt bei etwa 50 Nanosekunden. Nach der Speicherung hält sich die Ladung für eine Zeit, die im Vergleich zur SchreibVLesezeit lang ist. Bei einem bestimmten Grad der Entladung ist ein erneutes Einschreiben der Information erforderlich.

Soll das in der ersten Spalte gespeicherte Wort wieder ausgelesen werden, dann erscheint auf der Leitung θ 1-1 ein Signal, das auf die Torelektroden 14G der Transistoren 14 in den Speicherzellen 10/4-1, lOß-1 und 10C-1 gegeben wird und diese Transistoren in den leitenden Zustand bringt Außerdem erhalten alle Bitleitungen 24 vom Bit-Treiber ein positives Potential. Die Transistoren 16 der Speicherzellen 10/1-1 und lOC-1 werden durch die gespeicherte Ladung zwischen Torelektrode und Quellenanschluß im leitenden Zustand gehalten, so daß die Bitleitungen 24/4 und 24C über die Leitung 26 auf Nullpotential gebracht werden. Dieser Spannungsabfall wird von den Leseverstärkern im Block 22 erfaßt und an vorbestimmte Stellen weitergegeben. Der Transistor 16 in der Speicherzelle lOß-1 ist dagegen nichtleitend, so daß eine Spannungsabsenkung auf der Bitleitung 24/?nicht erfolgt
Zur Regenerierung der gespeicherten Information wird diese ausgelesen und wieder in die gleichen Speicherzellen eingeschrieben. Dieser Vorgang ist etwa nach jeweils 200 Mikrosekunden erforderlich. In einer Speicheranordnung für 200 Wörter können bei einer Lese-/Schreibdauer von jeweils 100 Nanosekunden alle Wörter in 20 Mikrosekunden regeneriert werden. Dann bleiben zwischen jeweils 2 Regenerationszyklen 180 Mikrosekunden frei für insgesamt 1800 Lese-/Schreiboperationen. Die Regeneration des gesamten Speicherinhaltes braucht jedoch nicht auf einmal zu erfolgen, sondern kann verstreut innerhalb der 2OC Mikrosekunden vorgenommen werden. Dabei werdet nur 10% der Arbeitszeit des Speichers für die Regenerierung benötigt

Hierzu 2 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Kapazitiver Speicher mit einer Mehrzahl von Speicherzellen für binär dargestellte Informationen unter Verwendung von drei Feldeffekttransistoren für eine Speicherzelle, wobei der erste Feldeffekttransistor zur Speicherung von Informationen mit Hilfe der Kapazität zwischen Tor- und Quellenanschluß, der zweite Feldeffekttransistor für die Ausgabe und der dritte Feldeffekttransistor für die Eingabe der Informationen dient, dadurch gekennzeichnet, daß der Toranschluß (16GJ des speichernden Feldeffekttransistors (16) mit dem Quellenanschluß (12SJ des die Eingabe steuernden Feldeffekttransistors (12) und der Senkenanschluß (16DJ des speichernden Feldeffekttransistors (16) mit dem Quellenanschluß (14SJ des die Ausgabe steuernden Feldeffekttransistors (14) verbunden sind, daß der Quellenanschluß des speichernden Feldeffekttransistors (16) auf einem Bezugspotential liegt, daß die Senkenanschlüsse (14D, 12DJ der beiden anderen Feldeffekttransistoren (12, 14) an eine gemeinsame Ein- und Ausgabeleitung (24) angeschlossen sind und daß für die Speicherzellen (10/4-1, lOß-1, lOC-1) eines Wortes zwei mit Steuermitteln (20) verbundene Leitungen (Θ1-1, θ 2-1) angeordnet sind, die zu verschiedenen Zeiten durch Signale erregt werden und mit den Toranschlüssen (12G, 14GJ der die Eingabe und der die Ausgabe steuernden Feldeffekttransistoren (12, 14) einer Speicherzelle verbunden sind.

2. Kapazitiver Speicher nach Anspruch 1, dadurch gekennzeichnet, daß alle Speicherzellen als integrierter Schaltkreis auf einem Halbleiterplättchen (30) angeordnet sind.

3. Kapazitiver Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Ein- und Ausgabeleitung (24) als dotierter Bereich im Halbleiterplättchen (30) ausgebildet ist und daß die Senkenbereiche (14D, 12DJ des die Eingabe und des die Ausgabe steuernden Feldeffekttransistors (12, 14) in diesen dotierten Bereich einbezogen sind.

4. Kapazitiver Speicher nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, daß eine auf dem Bezugspotential liegende Leitung (26) vorgesehen ist, die als dotierter Bereich im Halbleiterplättchen (30) ausgebildet ist und daß der Quellenbereich (16SJ des speichernden Feldeffekttransistors (16) in diesen dotierten Bereich einbezogen ist.

5. Kapazitiver Speicher nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die zu den Steuermitteln (20) führenden Leitungen (Θ 1, θ 2) und die Toranschlüsse (12G, 14G, 16GJ der Feldeffekttransistoren aus Metall bestehen.

6. Kapazitiver Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die "Verbindung (40) zwischen dem Toranschluß (16GJ des speichernden (16) mit dem Quellenanschlu3 (12SJ des die Eingabe steuernden (12) Feldeffekttransistors aus Metall besteht, das mit dem dotierten Quellenbereich einen ohm'schen Kontakt bildet.