DE2552644C2 - Integrierter Halbleiter-Festspeicher und Verfahren zu seiner Herstellung - Google Patents

Integrierter Halbleiter-Festspeicher und Verfahren zu seiner Herstellung

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Description

Die Erfindung bezieht sich auf einen integrierten Halbleiter-Festspeicher nach dem Oberbegriff des Patentanspruchs 1.
Bei MOS-Schaltungen wird im allgemeinen Aluminium oder Silicium als Material der Gate-Elektrode verwendet. Andererseits sind integrierte Schaltungen bekannt, bei denen als Inverterstufe, die eine innere Schaltung derselben bildet, ein Belastungs-MOS-Feldeffekttransistor (FET) vom Anreicherungstyp als Belastung eines treibenden MOS-FET verwendet wird, der im Anreicherungsbetrieb arbeitet (im folgenden als
integrierte E/E-Schaltung bezeichnet), sowie fernei integrierte Schaltungen, bei denen ein Belastungs MOS-FET (im folgenden als integrierte E/D-Schaltunj bezeichnet) verwendet wird, der im Verarmungsbetrieb| arbeitet
Immer häufiger werden integrierte MOS-Schaltungen mit Silicium-Gate mit Verarmungsbelastung verwendet Diese sind für viele Anwendungsfälle besser geeignet und haben eine höhere Integrationsdichte alsl integrierte MOS-Schaltungen mit Aluminium-Gate. Bei Versuchen wurde festgestellt, daß die von einem MOS-Transistor mit Si-Gate mit selbstausgerichteter Gateanordnung eingenommene Fläche etwa 20 bis 30% geringer ist als die von einem MOS-Transistor mit AI-Gate eingenommene.
Bei Untersuchungen von integrierten MOS-Schaltungen verschiedener Hersteller wurde jedoch festgestellt, daß bei Speichern, aus denen nur ausgelesen wird (im folgenden als Lese-Speicher bezeichnet), und die einen beträchtlichen Teil einer integrierten MOS-Schaltung einnehmen, die Größe des einzelnen Bitplatzes bei herkömmlichen Lese-Speichern mit Si-Gate nicht immer merklich kleiner ist als bei solchen mit Al-Gate, wie aus der folgenden Tabelle hervorgeht.
Tabelle 1
Vergleiche von Bitplatz-Größen bei Lese-Speichern
IC-Hersteller
Lese-Speicher
mit Si-Gate
Lese-Speicher mit Al-Gate
Art des IC
A - μην 336 μΐη2 dynamisch
B 616 650 statisch
C 525 - statisch
D 412 - statisch
E 441 432 statisch
Der Erfindung liegt die Aufgabe zugrunde, einen Lese-Speicher zu schaffen, der eine wesentlich kleinere Fläche beansprucht als bekannte Lese-Speicher mit Al- oder Si-Gate.
Dies'j Aufgabe findet ihre Lösung anhand der im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale.
Der Stand der Technik und die Erfindung werden anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 das Prinzipschaltbild einer bekannten MOS-Lese-Speichers;
so Fig.2a und 2b in vergrößertem Maßstab eine Draufsicht bzw. einen Querschnitt eines Teils eines bekannten MOS-Lese-Speichers:
F i g. 3 das Prinzipschaltbild eines erfindungsgemäßen MOS-Lese-Speichers;
Fig.4a, 4b u. 4c in vergrößertem Maßstab die Draufsicht und Teilschnitte eines Teils eines erfindungsgemäßen MOS-Lese-Speichers;
Fig.5 das Schaltbild einer Schaltung mit dem erfindungsgemäßen MOS-Lese-Speicher;
bo Fig.6a bis6f und 7a bis 7d in vergrößertem Maßstab Schnittbilder bzw. Draufsichten eines Teils des erfindungsgemäßen MOS-Lese-Speichers zur Erläuterung eines Verfahrens zur Herstellung des MOS-Lese-Speichers;
Fig. 8a und 8b zum Vergleich die Draufsicht auf eine erfindungsgemäße, in starkem Maße integrierte MOS-Schaltung bzw. auf eine bekannte, in starkem Maße integrierte MOS-Schaltung;
F i g. 9a ein Diagramm mit den Meßwerten der Arbeitsgeschwindigkeiten der Schaltung der F i g. 9b.
F i g. 9b das Schaltbild einer Schaltung mit dem erfindungsgemäßen MOS-Lese-Speicher.
F i g. 1 zeigt das Prinzipschaltbild eines aus der NS-PS 35 41 543 bekannten Lese-Speichers mit Si-Ga te. Fig.2a zeigt die Draufsicht auf einen Teil des bekannten Lese-Speichers mit Si-Gate in vergrößertem Maßstab und F i g. 2b den Schnitt X-AT'der F i g. 2a.
Gemäß Fig. 1 besteht der MOS-Lese-Speicher ais parallel zueinander geschalteten MOS-FETs. Die Zustände der jeweiligen Speicherzellen werden durch die Stärke der Gate-Oxidfilme festgelegt Ein Signal mit niedrigem Pegel in der Nähe einer Speisespannung wird einer gewählten Adressenleitung zugeführt, während ein Signal mit hohem Pegel in der Nähe von O Volt einer nicht gewählten Adressenleitung zugeführt wird. Ist beispielsweise die Leitung IN2 gewählt, so ist, weil der zugehörige MOS-FET einen starken Oxidfilm hat, dieser unwirksam, so daß die Ausgangsspannuug niedrig ist. Gemäß Fig. 2a und 2b ist der bekannte Lese-Speicher aus ρ+-leitenden Diffusionsschichten 2, 3 und 4, polykristallinen Siliciumschichttn 7 und 8, Siliciumdioxidfilmen 5 und 6, Phosphorsilicatglas 9, einem Durchgangsloch 11 und einer Aluminiumschicht 10 aufgebaut. Die polykristalline Siliciumschicht dient als Adressen-Eingangsleitung, während die Aluminiumschicht als Ausgangsleitung verwendet wird. Die Durchgangslöcher zwischen der Al-Schicht und den ρ+ -leitenden Diffusionsschichten sind notwendig zum gemeinsamen Anschluß der Drain-Elektroden der in einer Reihe angeordneten MOS-FETs. Wie die Fig. 1 und 2 zeigen, werden die Zustände der Speicherstellen an den Schnittpunkten zwischen den Eingangs- und den Ausgangsleitungen durch die Stärke der Gate-Oxidfilme bestimmt. Wenn der die Ein-Aus-Operation durch die der Eingangsleitung zugeführten Signalspannungen ausführende MOS-FET an einer bestimmten Schnittstelle notwendig ist, so wird der Gate-Oxidfilm unterhalb der polykristallinen Si-Schicht an der Stelle dünn ausgeführt, während, wenn der diese Operation durchführende MOS-FET an dieser Stelle nicht notwendig ist, der Oxidfilm unterhalb der polykristallinen Si-Schicht an dieser Stelle stark ausgeführt wird. Auf diese Weise wird ein ein bestimmtes Bit-Muster aufweisender Lese-Speicher hergestellt. Die Minimalgröße je Einheitsbit des derart aufgebauten Lese-Speichers mit Si-Gate beträgt etwa 410 μίτι2. Sie ist im wesentlichen gleich Jer des Lese-Speichers mit Al-Gate. Wie oben beschrieben, hat der herkömmliche Lese-Speicher folgenden Aufbau:
1. Die Zustände der einzelnen Speicherzellen werden durch die Stärke der Gate-Oxidfilme unterschieden.
2. Da der selbstausgerichtete Gate-Aufbau angewendet wird, kann die polykristalline Si-Schicht die p + -leitende Diffusionsschicht nicht kreuzen. Daher wird die Al-Anschlußschicht und das Durchgangsloch zwischen der ρ+ -leitenden Diffusionsschicht und der Al-Schicht benötigt.
Demzufolge kann trotz Anwendung des selbstausgerichteten Aufbaus die je Bit benötigte Fläche beim bekannten Lese-Speicher mit Si-Gate nicht verkleinert werden.
Anhand der Fig. 3, 4a. 4b, 4c und F i g. 5 wird der erfindungsgemäße MOS'Lese-Speicher mit Si-Gate näher erläutert
F i g. 3 zeigt das Prinzipschaltbild des erfindungsgemäßen Lese-Speichers. Er besteht aus mehreren MOS-FETs vom Anreicherungs- und vom Verarmungstyp, die als Treiberelemente miteinander in Reihe geschaltet sind Ein Verarmungs-MOS-FET wirkt auch als Widerstandselement Die Auslesung wird stabil derart ausgeführt daß ein Signal mit hohem Pegel in der Nähe von O Volt der gewählten Adressenleitung zugeführt wird. Gleichzeitig wird ein Signal mit niedrigem Pegel den nicht gewählten Adressenleitun-. gen zugeführt
Wird beispielsweise die Adressenleitung IN2 gewählt, so wird der an diese Leitung angeschlossene MOS-FET eingeschaltet, wenn es sich um einen Verarmungs-MOS-FET handelt Da die mit den anderen Adressenleitungen /Ni, IN3 ... INn verbundenen MOS-FETs vom Anreicherungstyp sind, werden sie eingeschaltet, wenn ihren Gates eine niedrige Signalspannung zugeführt wird. Da der an die Adressenleitung IN„-\ angeschlossene MOS-FET vom Verarmungstyp ist, ist er auch eingeschaltet, wenn seinem Gate ein niedriger Signalpegel zugeführt wird. In diesem Fall sind daher sämtliche Treiberelemente eingeschaltet, so daß an der Ausgangsklemme OLT ein hoher Signalpegel von etwa O Volt abgegeben wird.
. Ist andererseits die Adressenleitung IN3 gewählt, so wird der an diese Leitung angeschlossene MOS-FET durch ein Eingangssignal mit hohem Pegel ausgeschaltet, wenn es sich um einen Transistor vom Anreicherungstyp handelt. Daher erscheint an der Ausgangsklemme OUT ein Ausgangssignal mit niedrigem Pegel. Wie sich aus der vorstehenden Erläuterung ergibt, hält bei dem erfindungsgemäßen Lese-Speicher die vorzuladende Ausgangs-Datenleitung den niedrigen Pegel oder sie wird auf einen hohen Pegel gebracht, je nachdem, ob ein Anreicherungs- oder ein Verarmungs-MOS-FET angewählt wird.
Fig.5 zeigt eine auf der Basis der Grundschaltung der Fig.3 aufgebaute integrierte MOS-Lese-Speicherschaltung mit einer ersten MOS-Adressendecodiermatrix und einer zweiten MOS-Matrix, der als Eingangssignal das Ausgangssignal der ersten MOS-Matrix zugeführt wird. Die erste MOS-Adressendecodiermatrix 23 besitzt Eingangsleitungen /1 bis /* (wobei k eine ganze Zahl ist). Ein Flip-Flop 21 zum Speichern von Signalen, die an die Eingangsleitungen I\ bis /* angelegt werden sollen, besteht aus mehreren in Kaskade geschalteten Stufen (z. B. k/2 Stufen). Die Ausgangssignale der einzelnen Sjufen werden direkt oder über Umkehrstufen 22 den Eingangsleitungen /1 bis h der ersten MOS-Matrix 23 zugeführt, deren Ausgänge an die zweite MOS-Matrix 24 angeschlossen sind. Die zweite MOS-Matrix 24 besitzt Adressenleitungen (Eingangsleitungen) At bis An, und Ausgangsleitungen ßi bis B\. Die benachbarten Bitleitungen sind gemeinsam an den Ausgangsknotenpunkt über Spaltenauswahl-MOS-FETs vom Anreicherungstyp angeschlossen, die von Steuersignalen gesteuert werden, die an die feo Spaltenauswahlleitungen G und C2 angelegt werden. Zwei Steuersignale, die an die Spaltenauswahlleitungen Ci und C2 angelegt werden, sind zueinander komplementär, so daß der Spaltenauswahl-MOS-FET bei der von den beiden Spaltenauswahlleitungen ausgewählten Spaltenauswahlleitung leitend wird, während der andere nichtleitend gemacht wird. Die zweite MOS-Matrix ist mit Ausgängen OLTi bis OLTn versehen. Die Matrizen 23 und 24 haben an allen Schnittstellen der Eingangs-
und Ausgangsleitungen einen Verarmungs- oder Anreicherungs-MOS-FET. Die FETs sind an jeder Spalte zwischen eine Speisespannung Vdd und eine Bezugsspannung (Masse) geschaltet. An die Matrizen sind als Belastungen der treibenden MOS-FETs Anreicherungs-MOS-FETs 27, 28 angeschlossen, deren Gates Taktsignale zugeführt werden. In F i g. 5 sind die mit einem Kreis gekennzeichneten Transistoren, z. B. der Transistor 25, Verarmungs-FETs, während es sich bei den anderen um treibende Anreicherungs-MOS-FETs handelt. Die Umkehrstufen 22 bestehen je aus einem Anreicherungs-MOS-FET und einem hiermit in Reihe geschalteten Belastungs-Verarmungs-MOS-FET. Die erste MOS-Matrix 23 liefert Adressensignale an die aus den Adressenleitungen A\ bis Am der zweiten MOS-Matrix ausgewählten Adressenleitungen entsprechend der darin vorliegenden Kombination von Verarmungs-MOSFETs und Anreicherungs-MOSFETs, wohingegen die zweite MOS-Matrix 24 Ausgangssignale OUT\ bis OUTn nach Maßgabe der an ihre Adressenleitungen angelegten Adressensignale liefert. Die Ausgangssignale OfZTi bis OUTn können durch die Kombination von Verarmungs-MOSFETs und Anreicherungs-MOSFETs der zweiten MOS-Matrix 24 bestimmt werden. Sämtliche in dieser Figur gezeigten MOS-FETs haben Gate-Isolierfilme (z. B. SKVFilme) mit im wesentlichen gleicher Stärke (etwa 500 bis 1500 A),- und zwar unabhängig, ob es sich um Verarmungs- oder Anreicherüngstransistoren handelt. Die Verarmungs-MOS-FETs in den MOS-Matrizen werden gleichzeitig mit den Verarmungs-MOS-FETs in den Umkehrstufen 22 nach im wesentlichen dem gleichen Verfahren hergestellt. Die Eingangsleitungen der ersten und zweiten Matrix werden aus polykristallinen Siiicium-Anschlußschichten hergestellt, während die Verbindung von der Ausgangsleitung der ersten Matrix zur Eingangsleitung der zweiten Matrix unter Verwendung einer Aluminiumverbindung ausgeführt wird, die eine ρ+-leitende Diffusionsschicht mit der polykristallinen Si-Schicht verbindet. Vergleicht man Fig.5 mit Fig. 3, so ist die Arbeitsweise der Schaltung der F i g. 5 ohne weiteres klar. Zu erwähnen ist, daß gegeneinander phasenverschobene Taktimpulse Φι und Φι den Gates der Belastungs-MOS-FETs der ersten bzw. zweiten Matrix zugeführt werden, und daß die Amplituden dieser Impulse (z.B. -12 bis -16VoIt) größer sind als die Amplitude der Speisespannung Vbo(z. B. —6 Volt).
Anhand der F i g. 4a, 4b und 4c wird der erfindungsge-.Tiäße MOS-Lese-Speicher erläutert Fig.4a zeigt die Draufsicht auf einen Teil des MOS-Lese-Speichers in vergrößertem Maßstab und die Fig.4b und 4c die Querschnitte X-X' bzw. Y-Y' der Fig.4a. Die Anordnung enthält ein n-Ieitendes Einkristall-Si-Substrat, p+-leitende Diffusionsschichten 32 bis 34 und 47 bis 49, die mittels Selbstausrichtung bezüglich der Si-Gate-Anschlüsse gebildet sind, Gate-Isolationsfilme 35, 36 und 43 aus Siliciumdioxid mit im wesentlichen gleicher Stärke (etwa 1 000 Ä), Eingangsleitungen 37 und 38 aus polykristallinem Silicium, einen Isolierfilm 39 aus Phosphorsilicatglas, p-leitende Kanalschichten 41 und 42, die durch Implantation von p-leitenden Verunreinigungsionen in gewählte Bereiche der Oberfläche des Substrats gebildet sind, um die Verarmungs-MOS-FETs zu bilden, und Feldisolationsfilme 44 bis 46 aus Siliciumdioxid mit verhältnismäßig großer Stärke (etwa 1 bis 2 μ). An jeder Schnittstelle zwischen den polykristallinen Si-Verdrahtungsschichten 37 bzw. 38 als Adresseneingangsleitungen und den ρ+-leitenden Diffusionsschichten als durch Selbstausrichtung gebildet« Daten-Ausgangsleitungen befindet sich je eint Speicherzelle. Die Zustände der einzelnen Speicherzellen werden durch die Gegenwart oder das Fehlen des durch Ionenimplantation gebildeten p-leitenden Kanals bestimmt. Sämtliche Speicherzellen haben dünne Gate-Oxidfilme; sie arbeiten daher als Anreicherungsoder Verarmungs-MOS-FETs.
Wie aus den Figuren hervorgeht, hat die erfindungsgemäße MOS-Matrix eine selbstausgerichtete Gate-Anordnung und benötigt keine Durchgangslöcher. Die je Einzelbit notwendige Fläche ist daher bei der erfindungsgemäßen MOS-Matrix beträchtlich kleiner als bei der bekannten.
F i g. 8a und 8b zeigen einen Vergleich der Haibleitertyp-Größen und der von den einzelnen Schaltungen eingenommenen Fläche bei Ausbildung der gleichen Schaltfunktion gemäß der Erfindung bzw. nach der bekannten Si-Gate-MOS-Herstellungstechnik. Bei Anwendung der erfindungsgemäßen MOS-Matrix wird im Vergleich mit der Anwendung des lediglich selbstausgerichteten Si-Gate-MOS-Lese-Speichers der in der integrierten Schaltung eine vergleichsweise große Fläche einnehmende Lese-Speicher um etwa 50% vermindert. Demzufolge kann die Gesamt-Typgröße um etwa 20% verringert werden.
Anhand der Fig.9a und 9b wird nun die Arbeitsgeschwindigkeit des erfindungsgemäßen Lese-Speichers erläutert. Da eine Ratioless-Schaltung gemäß F i g. 9b verwendet wird, hat der Ausgangspegel des Lese-Speichers, wie erwähnt, zwei Zustände, wobei die vorgeladene Datenleitung den niedrigen Pegel hält oder auf den hohen Pegel gebracht wird. Die Arbeitsgeschwindigkeit des Lese-Speichers ist hauptsächlich abhängig von der Entladezeit f<* in der die vorgeladene Datenleitung auf den hohen Pegel gebracht wird. Fig.9a zeigt die Messungen der Beziehungen zwischen der Entladezeit irfdes MOS-Lese-Speichers der Fig. 9b (Ordinate) und der Amplitude Vcp des dem Gate des Belastungs-Anreicherungs-MOS-FET zugeführten Taktimpulses (Abszisse), wobei der MOS-Lese-Speicher 48 Adressenieitungen und 48 miteinander in Reihe geschaltete Anreicherungs- oder Verarmungs-MOS-FETs aufweist. Die Ausgangskapazität des Lese-Speichers beträgt etwa 1,5 pF. Nach dem Diagramm ist die Entladezeit kleiner als 1,5 μ5. Besonders für eine integrierte Schaltung für einen elektronischen Tischrechner bestehen im praktischen Betrieb keine Schwierigkeiten, weil Arbeitsgeschwindigkeiten in der Größenordnung von 100 kHz möglich sind.
Unter Bezugnahme auf die F i g. 6a bis 6f und 7a bis 7d wird nun ein Verfahren zur Herstellung der Schaltung der F i g. 4a bis 4c und F i g. 5 erläutert Zunächst wird ein SiO2-Film mit einer Stärke von etwa 1,4 μ in der Oberfläche eines η-leitenden Si-Einkristall-Substrats 31 gebildet dessen eine Hauptfläche die (1 1 I)-Fläche ist und dessen spezifischer Widerstand 5 bis 8 Ohm-cm beträgt Darauf werden in Form schmaler Schlitze diejenigen Teile des SiO2-FiImS auf der Hauptfläche des Substrats entfernt auf der die MOS-FETs ausgebildet werden sollen. Die freiliegende Substratoberfläche wird oxidiert so daß ein dünner SiO2-FiIm 30 (Gate-Oxidfilm) von etwa 1 200 Ä Stärke an dieser Stelle entsteht (Fig.6a und 7a). Darauf werden durch den dünnen SiO2-FiIm 30 mit einer Konzentration von etwa 1,4 χ 10" k/cm2 Borionen in die Substratoberfläche implantiert
Weiter wird ein Fotoresistmaterial 50 auf den Teil des
dünnen Oxidfilms auf der Substratoberfläche aufgetragen, auf dem der Verarmungs-MOS-FET nicht ausgebildet werden soll. Unter Verwendung der Fotoresistschicht und des starken Oxidfilms als Maske werden wiederum durch den freiliegenden dünnen SiO2-Film Borionen mit einer Konzentration von 6,5 χ 10" k/cm2 in die Substratoberfläche implantiert. Auf diese Weise entsteht der p-leitende Bereich 41, der den Kanal des D-MOS-FET (Verarmungs-MOS-FET) bildet (Fig.6b und 7b). Darauf wird die Fotoresistschicht entfernt. Auf den gesamten Oxidfilmen wird polykristallines Silicium mit einer Stärke von etwa 5 000 Ä abgelagert. Diejenigen Teile der polykristallinen Si-Schicht, die nicht zur Bildung der Adressenleitungen 37 und 38 dienen, werden entfernt (F i g. 6c).
Darauf wird unter Verwendung der verbliebenen Teile 37 und 38 der polykristallinen Si-Schicht der dünne SiO2-FiIm 30 entfernt, so daß die Substratoberfläche freigelegt wird (Fig.6d, 7c). Darauf wird unter Verwendung der polykristallinen Si-Schicht 37, 38 und des dicken SiO2-Films 40 als Maske Bor unter Anwendung der herkömmlichen Dampfdiffusion in die freiliegende Substratoberfläche eindiffundiert. Auf diese Weise bilden sich die ρ+ -leitenden Diffusionsbereiche 32,33, 34,47, 48 und 49, deren Stärke etwa 0,8 μ beträgt (F i g. 6e, 7d). Darauf wird das Phosphorsilicatglas39 mit einer Stärke von etwa 0,9 bis 1 μ aus der Dampfphase abgeschieden. Damit ist der in Fig.6f gezeigte MOS-RO-Speicher fertig.
Auf diese Weise wird die erfindungsgemäße MOS-Matrix hergestellt, die eine Kombination aus Anreicherungs- und Verarmungs-MOS-FETs enthält, deren Gate-Oxidfilme im wesentlichen die gleiche Stärke aufweisen. Wie erwähnt, kreuzen sich bei der erfindungsgemäßen MOS-Matrix die Eingangsleitungen aus polykristallinem Silicium und die entsprechenden ρ+-leitenden Diffusionsschichten im wesentlichen rechtwinklig, und sämtliche Isolationsfilme unter den polykristallinen Siliciumschichten sind an jeder Schnittstelle etwa 1 200 Ä stark, so daß die Transistorfunktion mit Sicherheit ausgeführt wird. Welche Transistoren als Verarmungstransistoren ausgeführt werden, wird durch die Implantation der Borionen bestimmt (Fig.6b). Diese Technik der Herstellung der Verarmungs-MOS-FETs braucht nicht zusätzlich angewendet zu werden.
ίο Vielmehr werden bei der Herstellung der in F i g. 5 oder Fig.9b gezeigten Schaltung in der Oberfläche des Einkristall-Halbleitersubstrats die erwähnten MOS-FETs nach dem gleichen Verfahren hergestellt wie die anderen Verarmungs-FETs, z. B. die Verarmungs-Belastungs-MOS-FETs der Umkehrstufen.
Zusammenfassend hat die erfindungsgemäße Schaltung folgende Eigenschaften bzw. Vorteile:
1. Der erfindungsgemäße Lese-Speicher enthält als Treiberelemente Anreicherungs- und Verarmungs-MOS-FETs.
2. Die Größe des erfindungsgemäßen Lese-Speichers ist bemerkenswert klein; sie wird gegenüber bekannten RO-Speichern mit Si-Gate um etwa 50% abgesenkt.
3. Der erfindungsgemäße Speicher wird nach einem Verfahren hergestellt, das mit der Herstellung von stark integrierten MOS-Schaltungen mit Si-Gate, wie sie derzeit in starkern Maße angewendet werden, verträglich ist.
4. Die Kaskadenschaltung ist beim erfindungsgemäßen Lese-Speicher anwendbar, und es können hochintegrierte Schaltungen mit außerordentlich guten Eigenschaften hergestellt werden, wobei eine ausreichend große Arbeitsgeschwindigkeit erzielt wird.
Hierzu S Blatt Zeichnungen

Claims (5)

Patentansprüche:
1. Integrierter Halbleiter-Festspeicher mit einer Matrix aus an der Oberfläche eines Halbleitersubstrates (31) ausgebildeten Isolierschicht-Feldeffekttransistoren, wobei die Gate-Elektroden ailer Transistoren der gleichen Matrixspalte von jeweils einer gemeinsamen polykristallinen Siliziumschicht (37,38) gebildet sind und die Source-Drain-Strecken (34, 32, 33) aller Transistoren der gleichen Matrixzeile jeweils in Serie geschaltet sind und an jedem Kreuzungspunkt der Matrix-Zeilen und -Spalten ein einziger Transistor vorgesehen ist, dadurch gekennzeichnet, daß zur Speicherung des einen Informationswerts die Transistoren durch Ionenimplantation eines Störstoffes, der einen zum Leitungstyp des Substrates (31) entgegengesetzten Leitungstyp bestimmt, als Verarmungs-Transisioren (D-MOSFET) und zur Speicherung des anderen Informationswertes als Anreicherungstransistoren (E-MOSFET) ausgebildet sind.
2. Halbleiter-Festspeicher nach Anspruch 1, dadurch gekennzeichnet, daß für jede Spalte die Source-Elektrode (32) eines Feldeffekttransistors in der jeweiligen Zeile an die Drain-Elektrode (32) des Feldeffekttransistors der benachbarten Spalte angrenzt (Fig. 4a, 4b, 4c).
3. Halbleiter-Festspeicher nach Anspruch 1 oder 2, gekennzeichnet durch mehrere Isolierschicht-Feldeffekt-Transistoren, die jeweils in Reihe mit ihren Source-Elektroden mit den Drain-Elektroden des an einem Ende jeder Zeile der Lese-Speichermatrix (24) liegenden Transistors (28) verbunden sind, an deren Gate-Elektroden jeweils ein zweiter Taktimpuls angelegt wird und die Anreicherungs-Transistoren sind, wobei die Lese-Speichermatrix (24) mit der Decodermatrix (23) in Kaskade geschaltet ist (Fig. 5).
4. Halbleiter-Festspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Source-Elektrode des am anderen Ende jeder Zeile liegenden Transistors mit Masse verbunden ist und die Drain-Elektroden der taktgesteuerten Transistoren (28) mit dem Versorgungsanschluß (Vdd) verbunden sind (F i g. 5).
5. Verfahren zur Herstellung eines Halbleiter-Festspeichers nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die jeweiligen Transistoren nach der Selbstausrichtungstechnik hergestellt werden, wobei die polykristallinen Siliciumschichten als Maske bei der Dotierung verwendet werden.
DE2552644A 1975-09-04 1975-11-24 Integrierter Halbleiter-Festspeicher und Verfahren zu seiner Herstellung Expired DE2552644C2 (de)

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JP50107350A JPS5851427B2 (ja) 1975-09-04 1975-09-04 絶縁ゲ−ト型リ−ド・オンリ−・メモリの製造方法

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