DE2760086C2 - - Google Patents

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DE2760086C2
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Tokumasa Kodaira Jp Yasui
Shindji Koganei Jp Shimizu
Kotaro Kokubunji Jp Nishimura
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Description

Die Erfindung betrifft einen integrierten Halbleiter­ speicher der im Oberbegriff des Patentanspruchs angegebenen Gattung.
Ein derartiger Halbleiterspeicher ist aus JP-A-50-11 644 bekannt. Im Gegensatz zu anderen herkömmlichen Halbleiter­ speichern sind dort die Lastwiderstände der kreuzgekoppelten Feldeffekttransistoren nicht durch weitere als Widerstände ge­ schaltete Feldeffekttransistoren ausgeführt, sondern bestehen jeweils aus einem polykristallinen Siliziumstreifen. Dies hat den Vorteil, daß die Lastwiderstände außerordentlich hoch sind und gleichzeitig wenig Platz beanspruchen.
Die genannte Druckschrift befaßt sich nur mit einer ein­ zelnen Speicherzelle und läßt offen, wie die periphere Schal­ tung einer so aufgebauten Speicherzellenmatrix gestaltet ist.
Es ist üblich, die periphere Schaltung in gleicher Tech­ nik auszuführen wie die einzelnen Speicherzellen, was sich aus IBM Technical Disclosure Bulletin, Band 16, Nr. 12, Mai 1974, Seiten 3960 und 3961 ergibt, wo die einzelnen Speicherzellen ebenso wie die zugehörige periphere Schaltung in CMOS-Technik ausgeführt sind. In diesem Fall ist zwar die Leistungsaufnahme der Schal­ tung gering, weil bei einer Serienschaltung aus einem P-lei­ tenden und einem N-leitenden Feldeffekttransistor immer nur ein Transistor leitet und ein durchgehender Strompfad nur bei Änderung des Schaltzustandes in einem Übergangsmoment vorhan­ den ist. Die aus dieser Druckschrift bekannte CMOS-Technik setzt aber der Integrationsdichte Grenzen, da jeweils einer der beiden Feldeffekttransistoren in einem im Halbleiter­ substrat angeordneten Inselbereich ausgebildet werden muß.
Der Erfindung liegt die Aufgabe zugrunde, einen Halblei­ terspeicher zu schaffen, der sich insgesamt durch hohe Inte­ grationsdichte und gleichzeitig geringen Energieverbrauch sowie kurze Zugriffszeiten auszeichnet.
Die erfindungsgemäße Lösung dieser Aufgabe ist im Patent­ anspruch gekennzeichnet. Danach wird von dem herkömmlichen Konzept, den gesamten integrierten Halbleiterspeicher ein­ schließlich Speicherzellenmatrix und peripherer Schaltung in ein und derselben Technik herzustellen, abgegangen und einer­ seits für die Speicherzellen eine NMOS-Technik mit Lastwider­ ständen aus polykristallinen Siliziumstreifen, andererseits für die periphere Schaltung eine CMOS-Technik angewandt.
Da bei einem integrierten Halbleiterspeicher der größte Anteil der zur Verfügung stehenden Substratfläche von der Speicherzellenmatrix eingenommen wird, kommt die an sich platzsparende NMOS-Technik mit den ebenfalls räumlich sehr kleinen Lastwiderständen aus polykristallinem Silizium im Sinne einer hohen Integrationsdichte zum Tragen. Wegen der sehr hohen Lastwiderstände weist diese Speicherzellenmatrix außerdem trotz der Verwendung von Transistoren nur eines Leitfähigkeitstyps einen sehr geringen Energiebedarf auf. Infolge der geringen räumlichen Ausdehnung der Speicherzellenmatrix werden auch die Signalleitungen kurz, woraus kurze Zugriffszeiten zu den einzelnen Speicherzellen resultieren.
Bei der beschriebenen Speicherzellenmatrix richtet sich der Energiebedarf des gesamten integrierten Halbleiterspei­ chers im wesentlichen nur noch nach der peripheren Schaltung. Da diese erfindungsgemäß in CMOS-Technik ausgeführt ist, wird der gesamte Energiebedarf gering. Der mit der CMOS-Technik einhergehende höhere Platzbedarf ist vertretbar, da die peri­ phere Schaltung ohnehin nur einen verhältnismäßig geringen Teil der für den gesamten Halbleiterspeicher erforderlichen Schaltungselemente aufweist.
Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnung näher erläutert, in der
Fig. 1 ein schematisches Schaltbild einer Speicherzelle mit einem Teil der peripheren Schaltung zeigt, während
Fig. 2 den Aufbau dieser Schaltung in einem Teilschnitt veranschaulicht.
In Fig. 1 ist eine Speicherzelle 1 dargestellt, zu der MISFET-Elemente M 1 bis M 4 vom N-Kanaltyp und Widerstände R 1 und R 2 von hohem Widerstandswert gehören. Dabei bildet der N-Kanal-MISFET M 1 mit dem Wider­ stand R 1 einen ersten Inverter, während der N-Kanal-MISFET M 2 zusammen mit dem Widerstand R 2 einen zweiten Inverter bildet. Der erste und der zweite Inverter sind kreuzweise miteinander gekoppelt, so daß sie eine Kippschaltung bilden, bei der es sich um einen Hauptbestandteil der Speicher­ zelle handelt. Die Widerstände R 1, R 2 sind an eine Energie­ versorgungsleitung Vcc angeschlossen.
Ferner sind P-Kanal-MISFET-Elemente M 5 und M 6 vorhanden, die insgesamt eine Vorladeschaltung PC bilden und als Vorladetran­ sistoren zur Wirkung kommen, um einen dynamischen Betrieb zu ermöglichen.
Weitere MISFET-Elemente M 7 bis M 10 bilden einen Leseverstärker SA. Die MISFET-Elemente M 7 und M 9 sind vom P-Kanal-Typ, während die Elemente M 8 und M 10 vom N-Kanal-Typ sind. Ferner ist ein Schalt-MISFET-Element M 11 vom N-Kanal-Typ vorhanden.
An den Leseverstärker SA sind zwei Datenleitungen l 1 und l 2 angeschlossen, während mit dem Ausgang einer Daten-Eingangs- und -Ausgangsschaltung (nicht dargestellt) Leitungen l 1′ und l 2′ verbunden sind.
Während des Betriebs werden die MISFET-Elemente M 5 und M 6 je­ weils in Abhängigkeit davon ein- und abgeschaltet, daß ein Chipwählsignal an der Klemme CE 2 erscheint und jeweils einen hohen bzw. einen niedrigen Pegel annimmt. Werden die MISFET-Elemente M 5 und M 6 eingeschaltet, werden den Datenlei­ tungen l 1 und l 2 zugeordnete, in Fig. 1 nicht dargestellte Kondensatoren aufgeladen. Die MISFET-Elemente M 3 und M 4 werden in Abhängigkeit von einem hohen Pegel des Wortsignals einge­ schaltet. Der Leseverstärker SA wird zum Betrieb in Abhängig­ keit von einem hohen Pegel eines Taktsignals Φ freigegeben, durch das das Schalt-MISFET-Element M 11 leitfähig gemacht wird.
Zum Ausgeben von Daten aus der Speicherzelle werden die MISFET- Elemente M 3 und M 4 dadurch eingeschaltet, daß ein hoher Pegel des Wortsignals in der Wortleitung hervorgerufen wird, während der Pegel des Chip-Wählsignals hoch ist, so daß die Datenlei­ tungen l 1 und l 2 auf Signalzustände eingestellt werden, die sich nach dem in der Zelle gespeicherten Inhalt richten; danach wird der Pegel des Taktsignals Φ auf einen hohen Wert gebracht, um den Leseverstärker SA betriebsfähig zu machen, woraufhin der Verstärker entsprechend den Signalzuständen der Datenlei­ tungen einen Verstärkungsvorgang durchführt.
Das Eingeben von Informationen in die Speicherzelle erfolgt in Abhängigkeit von dem an den Datenleitungen l 1 und l 2 einge­ stellten Signalzuständen sowie bei einem hohen Pegel des Wort­ signals.
Es sei bemerkt, daß zu der soeben beschriebenen Halbleiter- Speichervorrichtung vom CMIS-Typ MISFET-Elemente vom N-Kanal- Typ als Treiberelemente für die Speicherzelle gehören, und daß die Widerstände R 1 und R 2 nicht durch MISFET-Elemente vom P-Kanal-Typ, sondern durch die polykristallinen Silizium­ streifen gebildet werden. Als Schnittstelle wird bei dieser Speicherzelle eine CMIS-Schaltung bekannter Art verwendet.
Nachstehend wird der Aufbau der soeben beschriebenen Halbleiter-Speichervorrichtung beschrieben.
Fig. 2 zeigt einen Schnitt durch eine solche Halbleiter- Speichervorrichtung. Zu der dargestellten Anord­ nung gehören ein Halbleitersubstrat 103 vom N-Leitfähig­ keitstyp, ein Halbleiter-Inselbereich 104 vom P-Typ, ein Silizium­ dioxidfilm 105 von großer Dicke, ein Gate-Isolierfilm 106, eine Gate-Elektrode 107 aus polykristallinem Silizium sowie eine gleichzeitig mit der Gate-Elektrode 107 erzeugte poly­ kristalline Siliziumschicht 108, welch letztere jedoch einen hohen Widerstand hat, da das Einbringen von Störstoff in den Bereich 108 a dadurch vermindert wird, daß eine teilweise Ab­ deckung durch einen chemisch aufgedampften Siliziumdioxidfilm 109 verhindert wird. Die so hergestellte polykristalline Sili­ ziumschicht 108 wird als großer Widerstand verwendet, der den Lastwiderstand für die Speicherzelle bildet. Weiterhin gehören zu der Anordnung nach Fig. 2 eine Source-Zone 110 des MISFET-Elements vom P-Kanal-Typ, eine Drain-Zone 111 des MISFET- Elements vom P-Kanal-Typ, eine Source-Zone 112 des MISFET-Elements vom N-Kanal-Typ, eine Drain-Zone 113 des MISFET-Elements vom P-Kanal- Typ, ein PSG-Film 114 zur Passivierung der Oberfläche sowie Elektroden 115 aus Aluminium.

Claims (1)

  1. Integrierter Halbleiterspeicher, umfassend
    mehrere auf einem Halbleitersubstrat in Zeilen und Spalten angeordnete Speicherzellen, deren jede zwei kreuzgekoppelte Feldeffekttransistoren (M 1, M 2), zwei Übertragungs-Feldefekt­ transistoren (M 3, M 4) und zwei Lastwiderstände (R 1, R 2) ent­ hält, wobei die Lastwiderstände (R 1, R 2) an eine Energiever­ sorgungsleitung (Vcc) angeschlossen sind und aus polykristal­ linen Siliziumstreifen bestehen, und
    eine mit den Speicherzellen verbundene periphere Schaltung (SA),
    gekennzeichnet durch die folgende Kombina­ tion:
    • 1. die Transistoren (M 1. . .M 4) der Speicherzellen sind als N-Kanal-Feldeffekttransistoren in einem innerhalb des N- leitfähigen Substrats (103) geformten und mit diesem eine PN- Sperrschicht bildenden P-leitfähigen Inselbereich (104) aus­ gebildet;
    • 2. die periphere Schaltung (SA) ist aus im gleichen Substrat ausgebildeten komplementären Feldeffekttransistoren (M 7. . .M 10) aufgebaut.
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