JPS5910581B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5910581B2 JPS5910581B2 JP52144335A JP14433577A JPS5910581B2 JP S5910581 B2 JPS5910581 B2 JP S5910581B2 JP 52144335 A JP52144335 A JP 52144335A JP 14433577 A JP14433577 A JP 14433577A JP S5910581 B2 JPS5910581 B2 JP S5910581B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide film
- wiring
- semiconductor layer
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000000034 method Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 49
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 33
- 229920005591 polysilicon Polymers 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000001947 vapour-phase growth Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010574 gas phase reaction Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical group [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は多結晶半導体層を抵抗素子に用いる半導体装置
において、この抵抗素子上に絶縁膜を介して多結晶半導
体層を設けて抵抗素子長を定めた半導体装置及びその製
造方法に関するものである。
において、この抵抗素子上に絶縁膜を介して多結晶半導
体層を設けて抵抗素子長を定めた半導体装置及びその製
造方法に関するものである。
半導体集積回路は半導体基板表面に全ての回路素子を形
成したもので、機能素子としては、バイポーラ形または
ＭＯＳを代表とする単極型のトランジスタがある。受動
素子としては拡散抵抗、コンデンサが作り得る。半導体
集積回路は安価に製造するためには回路素子の集積度を
向上することが必要であつて、それぞれの回路素子をで
きるだけ小面積で半導体基板表面上に作成する努力が払
われている。同時に、集積化に適した回路配置も目的に
応じて考案されている。更に、集積化に適した回路素子
の選択についても考慮が払われている。例えばＭＯＳト
ランジスタを用いてフリップフロップを構成したスタテ
ィックのランダム アクセス・メモリーでは、抵抗負荷
として集積度の上からＭＯＳトランジスタのチャンネル
抵抗を利用することによつて、全トランジスタ型のメモ
リーセルが構成されるのが一般的であつた。
成したもので、機能素子としては、バイポーラ形または
ＭＯＳを代表とする単極型のトランジスタがある。受動
素子としては拡散抵抗、コンデンサが作り得る。半導体
集積回路は安価に製造するためには回路素子の集積度を
向上することが必要であつて、それぞれの回路素子をで
きるだけ小面積で半導体基板表面上に作成する努力が払
われている。同時に、集積化に適した回路配置も目的に
応じて考案されている。更に、集積化に適した回路素子
の選択についても考慮が払われている。例えばＭＯＳト
ランジスタを用いてフリップフロップを構成したスタテ
ィックのランダム アクセス・メモリーでは、抵抗負荷
として集積度の上からＭＯＳトランジスタのチャンネル
抵抗を利用することによつて、全トランジスタ型のメモ
リーセルが構成されるのが一般的であつた。
これは、通常の拡散抵抗では比較的長く形成する必要が
あつたことによるものである。しかしながら最近では、
多結晶シリコンの気相成長技術及びその他の技術の改良
により高抵抗の多結晶シリコンを再現性よく形成できる
ようになつたので、先のメモリセルの負荷トランジスタ
をこの高抵抗シリコンで置換する動きにある。
あつたことによるものである。しかしながら最近では、
多結晶シリコンの気相成長技術及びその他の技術の改良
により高抵抗の多結晶シリコンを再現性よく形成できる
ようになつたので、先のメモリセルの負荷トランジスタ
をこの高抵抗シリコンで置換する動きにある。
この場合、抵抗素子は集積度を低下させることなく、他
の素子及び配線から絶縁して形成されるｊ ことが必要
であり、また製造面からすれば抵抗の形成が容易であつ
て、所定抵抗値に正確に定め得るものでなければならな
い。ここにおいて、本発明は斯種高抵抗素子を集積化す
る半導体装置において、高密度化に適した構ｊ 造の半
導体装置とその製造方法を提供することを目的とするも
のである。
の素子及び配線から絶縁して形成されるｊ ことが必要
であり、また製造面からすれば抵抗の形成が容易であつ
て、所定抵抗値に正確に定め得るものでなければならな
い。ここにおいて、本発明は斯種高抵抗素子を集積化す
る半導体装置において、高密度化に適した構ｊ 造の半
導体装置とその製造方法を提供することを目的とするも
のである。
更に本発明では抵抗素子と配線を重畳した構造として高
密度化が可能の半導体装置を提供することを目的とする
ものである。
密度化が可能の半導体装置を提供することを目的とする
ものである。
更に本発明では高抵抗素子と絶縁ゲート形トランジスタ
を簡単に作り得る半導体装置の製造方法を提供するもの
である。
を簡単に作り得る半導体装置の製造方法を提供するもの
である。
更に本発明では、高抵抗素子と配線層との絶縁に極めて
薄い絶縁膜が使い得る半導体装置の製造方法を提供する
ものである。
薄い絶縁膜が使い得る半導体装置の製造方法を提供する
ものである。
これらの目的を達成するため、本発明によれば、多結晶
半導体層を用いた抵抗素子を有する半導体装置の製造方
法において、半導体基板表面の絶縁膜上に抵抗素子用の
第１の多結晶半導体層を一方向に延在して形成し、該第
１の多結晶半導体層の一部を絶縁膜で被覆し、該絶縁膜
で覆われずに露出している部分の該第１の多結晶半導体
層に接触し且つ該絶縁膜上に前記一方向に延在する第２
の多結晶半導体層を形成し、該絶縁膜と該第２の多結晶
半導体層との両者により被覆されている領域以外の前記
第１の多結晶半導体層部分、及び該第２の多結晶半導体
層に不純物を導入することにより、前記領域の第１の多
結晶半導体層を抵抗素子とすることを特徴とする半導体
装置の製造方法が提供される。
半導体層を用いた抵抗素子を有する半導体装置の製造方
法において、半導体基板表面の絶縁膜上に抵抗素子用の
第１の多結晶半導体層を一方向に延在して形成し、該第
１の多結晶半導体層の一部を絶縁膜で被覆し、該絶縁膜
で覆われずに露出している部分の該第１の多結晶半導体
層に接触し且つ該絶縁膜上に前記一方向に延在する第２
の多結晶半導体層を形成し、該絶縁膜と該第２の多結晶
半導体層との両者により被覆されている領域以外の前記
第１の多結晶半導体層部分、及び該第２の多結晶半導体
層に不純物を導入することにより、前記領域の第１の多
結晶半導体層を抵抗素子とすることを特徴とする半導体
装置の製造方法が提供される。
次に本発明を図面に示した実施例に基いて説明する。
第１図は本発明により製作される４トランジスタセル１
０の回路図であつて、このセル１０は１対のビツト線１
１，１２とワード線１３の交又個所にて形成されるもの
で、交又接続された記憶保持用のトランジスタ対Ｑ，と
Ｑ２を含む。
０の回路図であつて、このセル１０は１対のビツト線１
１，１２とワード線１３の交又個所にて形成されるもの
で、交又接続された記憶保持用のトランジスタ対Ｑ，と
Ｑ２を含む。
これらＱ１とＱ２の負荷がＲ，とＲ２で本発明により高
抵抗の多結晶半導体層で構成される。
抵抗の多結晶半導体層で構成される。
Ｑ３とαはワード線１３によりゲート制御されるトラン
ジスタで、Ｑ，とＱ２のドレイン端子を対応するビツト
線１１と１２に接続している。この４トランジ ３スタ
セル１０は従来の６トランジスタセルの変形であつて、
これらのセルが、半導体基板上にてマトリツクス状に配
置される。同時にワード線１３の群、ビツト線１１と１
２の群の選択のため、デコーダ回路が配置される。各ビ
ツト線対には、そ ４の間に、各々検出のためのプリセ
ンスアンプが配置される。所望のビツト線対１１，１２
とワード線１３がこのデコーダ回路によつて選択される
と、フリツプフロツプを構成しているトランジスタ対Ｑ
１とＱ２のそれぞれのドレイン電位が、駆動されるＱ３
とＱ４を介してそれぞれのビツト線１１と１２へ伝達さ
れ、それらの電位差が、このプリセンスアンプによつて
その状態を維持され、出力段のセンスアンプにて最終的
に記憶状態が読み出されるものである。第２図は、本発
明によつて高集積化を達成したランダムアクセスメモリ
ーの表面パターンを示すものであり、無地の表面が、半
導体基板上の比較的厚いフイールド酸化膜２０の部分で
ある。
ジスタで、Ｑ，とＱ２のドレイン端子を対応するビツト
線１１と１２に接続している。この４トランジ ３スタ
セル１０は従来の６トランジスタセルの変形であつて、
これらのセルが、半導体基板上にてマトリツクス状に配
置される。同時にワード線１３の群、ビツト線１１と１
２の群の選択のため、デコーダ回路が配置される。各ビ
ツト線対には、そ ４の間に、各々検出のためのプリセ
ンスアンプが配置される。所望のビツト線対１１，１２
とワード線１３がこのデコーダ回路によつて選択される
と、フリツプフロツプを構成しているトランジスタ対Ｑ
１とＱ２のそれぞれのドレイン電位が、駆動されるＱ３
とＱ４を介してそれぞれのビツト線１１と１２へ伝達さ
れ、それらの電位差が、このプリセンスアンプによつて
その状態を維持され、出力段のセンスアンプにて最終的
に記憶状態が読み出されるものである。第２図は、本発
明によつて高集積化を達成したランダムアクセスメモリ
ーの表面パターンを示すものであり、無地の表面が、半
導体基板上の比較的厚いフイールド酸化膜２０の部分で
ある。
右斜めの斜線を施した線２１は電源線ＤＤであつて、多
結晶シリコンから形成される第一層のものであつて、近
接して上下に延びる二本の配線部分２１ａ，２１ｂ，２
１ｃ，２１ｄがあるが、第１図の一個のメモリーセルを
構成しているのは、この内の２１ｂと２１ｃである。こ
れらの配線部分に連続して、ドープ量が調整されて高抵
抗となつている抵抗素子Ｒ１とＲ２がある。これらの先
端部は同じくフイールド酸化膜２０上にあつてその表面
が露出されている。
結晶シリコンから形成される第一層のものであつて、近
接して上下に延びる二本の配線部分２１ａ，２１ｂ，２
１ｃ，２１ｄがあるが、第１図の一個のメモリーセルを
構成しているのは、この内の２１ｂと２１ｃである。こ
れらの配線部分に連続して、ドープ量が調整されて高抵
抗となつている抵抗素子Ｒ１とＲ２がある。これらの先
端部は同じくフイールド酸化膜２０上にあつてその表面
が露出されている。
それ以外のＲ，とＲ２上の部分は、薄い酸化膜に覆われ
ている。本発明によりこの酸化膜が従来のものより極め
て薄くてよいのが特長であつて、これは後に詳しく述べ
る。ここに、抵抗素子Ｒ，，Ｒ２これらの先端部、配線
部分２１ｂ，ｃ，電源線ＶＤＤは全て多結晶シリコンの
同一体から形成されるが、Ｒ１とＲ２はそのドープ量を
低く制御することによつて形成されるものである。
ている。本発明によりこの酸化膜が従来のものより極め
て薄くてよいのが特長であつて、これは後に詳しく述べ
る。ここに、抵抗素子Ｒ，，Ｒ２これらの先端部、配線
部分２１ｂ，ｃ，電源線ＶＤＤは全て多結晶シリコンの
同一体から形成されるが、Ｒ１とＲ２はそのドープ量を
低く制御することによつて形成されるものである。
Ｒ，とＲ２の先端が、窓２２，２３の内部に延びており
、その部分で第２層の多結晶シリコンの配線２４，２５
と接続している。
、その部分で第２層の多結晶シリコンの配線２４，２５
と接続している。
この第２層の多結晶シリコンには左斜めの斜線を施して
ある。本発明により、この配線２４が下層のＲ，の上に
、配線２５がＲ２の上に配置されており、その重畳部分
では図示されない薄い酸化膜によつて相互に電気的に絶
縁されている。かかる重ね合わせ構造によつて、セル面
積が低減されていることが特に指適される所である。ま
た、配線２４は図示の如くコの字状であつて、これに対
する配線２５がＴ字状であつて相互に入り組んだ表面形
状であることもセル面積の低減に関与している。Ｒ１と
Ｒ２の間で、その方向と同一方向にＭＯＳトランジスタ
Ｑ１とＱ２が形成されている。Ｑ，とＱ２のソースは共
通で接地されるので、単一の領域２６で構成される。領
域２６は拡散又はイオン注入で形成されることは周知で
ある。この領域２６内に、接地用の縦方向に延びる接地
線（図示されず）との接続のためのコンタクト窓２７が
設けられる。Ｑ，のドレイン２８は端２９まで延びてい
る。その端２９を含んでドレイン２８より大きな幅の窓
３０が設けられ、配線２４の先端がドレイン２８と接触
している。Ｑ１のゲート３１が配線２５から突出してい
て前記のＴ字状となつている。コの字状配線２４の他方
の先端がＱ２のゲート３２を構成している。Ｑ２のドレ
インはＱ４の一方の領域と共通であるので一つの領域３
３として形成される。領域３３は窓２３内に延び配線２
５との重畳部分にて接触している。Ｑ４の他方の領域３
４はコンタクト窓３５を横切るＸ軸にて対称の隣接セル
内にある同様のゲート制御トランジスタの他方の領域と
共通に形成され、コンタクト窓３５を通して、縦方向に
延びるビツト線１２と接続される。
ある。本発明により、この配線２４が下層のＲ，の上に
、配線２５がＲ２の上に配置されており、その重畳部分
では図示されない薄い酸化膜によつて相互に電気的に絶
縁されている。かかる重ね合わせ構造によつて、セル面
積が低減されていることが特に指適される所である。ま
た、配線２４は図示の如くコの字状であつて、これに対
する配線２５がＴ字状であつて相互に入り組んだ表面形
状であることもセル面積の低減に関与している。Ｒ１と
Ｒ２の間で、その方向と同一方向にＭＯＳトランジスタ
Ｑ１とＱ２が形成されている。Ｑ，とＱ２のソースは共
通で接地されるので、単一の領域２６で構成される。領
域２６は拡散又はイオン注入で形成されることは周知で
ある。この領域２６内に、接地用の縦方向に延びる接地
線（図示されず）との接続のためのコンタクト窓２７が
設けられる。Ｑ，のドレイン２８は端２９まで延びてい
る。その端２９を含んでドレイン２８より大きな幅の窓
３０が設けられ、配線２４の先端がドレイン２８と接触
している。Ｑ１のゲート３１が配線２５から突出してい
て前記のＴ字状となつている。コの字状配線２４の他方
の先端がＱ２のゲート３２を構成している。Ｑ２のドレ
インはＱ４の一方の領域と共通であるので一つの領域３
３として形成される。領域３３は窓２３内に延び配線２
５との重畳部分にて接触している。Ｑ４の他方の領域３
４はコンタクト窓３５を横切るＸ軸にて対称の隣接セル
内にある同様のゲート制御トランジスタの他方の領域と
共通に形成され、コンタクト窓３５を通して、縦方向に
延びるビツト線１２と接続される。
Ｑ３の一方の領域３８も窓２２内に延びており、配線２
４との重畳部分にて互いに接触している。
４との重畳部分にて互いに接触している。
Ｑ３の他方の領域３６はコンタクト窓３７を横切る前記
Ｘ軸にて対称の前記隣接セル内にある同様のゲート制御
トランジスタの他方の領域と共通に形成され、コンタク
ト窓３７を通して縦方向に延びるビツト線１１と接続さ
れる。横方向に延びるワード線１３は、Ｑ３とＱ４のゲ
ートをも構成している。
Ｘ軸にて対称の前記隣接セル内にある同様のゲート制御
トランジスタの他方の領域と共通に形成され、コンタク
ト窓３７を通して縦方向に延びるビツト線１１と接続さ
れる。横方向に延びるワード線１３は、Ｑ３とＱ４のゲ
ートをも構成している。
下段のワード線１３ａは下段の前記隣接セルのワード線
である。上記の第２層配線２４，２５はゲートを構成し
ている前記ワード線１３と同時に形成され得るもので、
前記第１層の多結晶シリコンと違つて、最初から比較的
高濃度に不純物をドープした多結晶シリコン層として形
成することができる。
である。上記の第２層配線２４，２５はゲートを構成し
ている前記ワード線１３と同時に形成され得るもので、
前記第１層の多結晶シリコンと違つて、最初から比較的
高濃度に不純物をドープした多結晶シリコン層として形
成することができる。
上記構造及び接続関係を明らかにするため、第２図での
切断線−，−にてみた断面図を第３図、第４図に示す。
切断線−，−にてみた断面図を第３図、第４図に示す。
第３図及び第４図にて、Ｐ型のシリコン基板には周知の
選択酸化によつて、厚いフイールド酸化膜２０が形成さ
れ、その表面に第１層の多結晶シリコン層が公知の気相
成長法により形成される。
選択酸化によつて、厚いフイールド酸化膜２０が形成さ
れ、その表面に第１層の多結晶シリコン層が公知の気相
成長法により形成される。
気相成長時不純物のドーピングを行なわなければ、数千
ＭΩ／口の面積抵抗が得られる。抵抗値の調フ整のため
イオン注入を適用して精密にコントロールするのがよい
。
ＭΩ／口の面積抵抗が得られる。抵抗値の調フ整のため
イオン注入を適用して精密にコントロールするのがよい
。
表面酸化膜４０が残されている部分の長さが所望の高抵
抗Ｒ１を与える。窓２２はこの酸化膜４０の除去部分の
段差として現われる。不純物が高度にドープされた第２
層の多結晶シリコン層が同じ気相成長法により生成され
、トランジスタのゲート即ちワード線および配線２４，
２５を残すようパターニングされる。配線２４は窓２２
内においてＲ１の端子部に接し、又基板にも接している
。ソース、ドレインの形成および配線への導電性の付与
のため拡散又はイオン注入法が適用される。
抗Ｒ１を与える。窓２２はこの酸化膜４０の除去部分の
段差として現われる。不純物が高度にドープされた第２
層の多結晶シリコン層が同じ気相成長法により生成され
、トランジスタのゲート即ちワード線および配線２４，
２５を残すようパターニングされる。配線２４は窓２２
内においてＲ１の端子部に接し、又基板にも接している
。ソース、ドレインの形成および配線への導電性の付与
のため拡散又はイオン注入法が適用される。
こうして、電源線２１、配線部分２１ｃおよび窓２２内
に露出するＲ，の端子部が所望の低抵抗値にされる。表
面保護膜３９は特に第２図に示さなかつたが、これは燐
シリケートガラス層であつて、気相成長法によつて生成
されるものであつて、層間絶縁膜としての機能をはたす
。
に露出するＲ，の端子部が所望の低抵抗値にされる。表
面保護膜３９は特に第２図に示さなかつたが、これは燐
シリケートガラス層であつて、気相成長法によつて生成
されるものであつて、層間絶縁膜としての機能をはたす
。
窓３７及び２７（これは図示されていない）が、このガ
ラス層３９に設けられる。ここにＲ，とＱ３の一方の領
域３８とは、第１図に示す通りの接続が必要であるが、
直接接触せず、第２層のシリコン配線層２４を介して導
電接続されていることが注目される。
ラス層３９に設けられる。ここにＲ，とＱ３の一方の領
域３８とは、第１図に示す通りの接続が必要であるが、
直接接触せず、第２層のシリコン配線層２４を介して導
電接続されていることが注目される。
Ｒ１より低い抵抗値は、単に窓２２の縦方向の長さを調
節することにより制御できる。上記のランダムアクセス
メモリーは次の製造方法により製作される。
節することにより制御できる。上記のランダムアクセス
メモリーは次の製造方法により製作される。
例示のため、第３図と同一位置でみた製造過程を次の図
面に示す。第５図にて、所定比抵抗のＰ型シリコン基板
５０を用意し、熱酸化により厚さ５００人の二酸化シリ
コン膜５１を生成する。
面に示す。第５図にて、所定比抵抗のＰ型シリコン基板
５０を用意し、熱酸化により厚さ５００人の二酸化シリ
コン膜５１を生成する。
次いで、モノシランとアンモニアとの気相反応によりそ
の表面に厚さ１０００λの窒化シリコン膜５２を生成す
る。
の表面に厚さ１０００λの窒化シリコン膜５２を生成す
る。
フオトエツチングを適用し、この二層膜をエツチングし
て、ソース、ドレインを形成すべき表面領域にまたがつ
て二層膜が残るようにする。再び熱酸化により、厚さ６
０００人のフイールド酸化膜２０を選択的に生成する。
て、ソース、ドレインを形成すべき表面領域にまたがつ
て二層膜が残るようにする。再び熱酸化により、厚さ６
０００人のフイールド酸化膜２０を選択的に生成する。
第６図にて、モノシランの熱分解により厚さ３０００へ
の多結晶シリコンを被着する。
の多結晶シリコンを被着する。
この多結晶シリコンは、被着後の表面抵抗で数千ＭΩ／
口が得られ、目的のＫΩ／口乃至ＭΩ／口の表面抵抗と
するため、このポリシリコンのフオトエツチングの前後
において、砒素のイオン注入を適用し、抵抗値の調整を
行なう。このイオン注入量は微量であつて、イオン注入
後においてもシリコンのパターニングが困難となるよう
なことはない。
口が得られ、目的のＫΩ／口乃至ＭΩ／口の表面抵抗と
するため、このポリシリコンのフオトエツチングの前後
において、砒素のイオン注入を適用し、抵抗値の調整を
行なう。このイオン注入量は微量であつて、イオン注入
後においてもシリコンのパターニングが困難となるよう
なことはない。
イオン注入の前後において、このシリコン層を第２図に
て右斜めの斜線を施した第１層ポリシリコンの形状に残
す。この後で酸化性雰囲気の炉にてこのポリシリコン表
面を酸化し、およそ２０００人のシリコン酸化膜４０を
生成する。シリコン酸化膜４０は、本発明ではこの上に
ポリシリコンが再び形成されるので、電気的絶縁のため
には１００λ以上の厚さであればよくその厚さを任意の
値に設定することができる。
て右斜めの斜線を施した第１層ポリシリコンの形状に残
す。この後で酸化性雰囲気の炉にてこのポリシリコン表
面を酸化し、およそ２０００人のシリコン酸化膜４０を
生成する。シリコン酸化膜４０は、本発明ではこの上に
ポリシリコンが再び形成されるので、電気的絶縁のため
には１００λ以上の厚さであればよくその厚さを任意の
値に設定することができる。
先の如く、２０００λの酸化膜４０を生成したときは、
基板を燐酸溶液中にて、窒化シリコン膜５２を除去し、
続いて弗酸系溶液にて酸化膜５１を除去する。
基板を燐酸溶液中にて、窒化シリコン膜５２を除去し、
続いて弗酸系溶液にて酸化膜５１を除去する。
二この後、酸化膜
４０は層間絶縁に十分な１０００λ以上の酸化膜として
残る。従つて、窒化シリコンのエツチングの際１層目の
ポリシリコンの表面が荒れる現象も防止される。
４０は層間絶縁に十分な１０００λ以上の酸化膜として
残る。従つて、窒化シリコンのエツチングの際１層目の
ポリシリコンの表面が荒れる現象も防止される。
第７図にて、ゲート酸化膜５３を形成するため２熱酸化
を行ない厚さ４００λのシリコン酸化膜を、前記の窒化
シリコン膜５２が残された表面領域にて生成する。第８
図にて、窓２２で囲まれた部分を露出して他を覆うレジ
スト膜５４を被着し、窓２２内に露３出するシリコン酸
化膜５３と４０を除去する。
を行ない厚さ４００λのシリコン酸化膜を、前記の窒化
シリコン膜５２が残された表面領域にて生成する。第８
図にて、窓２２で囲まれた部分を露出して他を覆うレジ
スト膜５４を被着し、窓２２内に露３出するシリコン酸
化膜５３と４０を除去する。
この際、厚い酸化膜２０の一部がエツチングされるが、
これは何等差しつかえない。第９図にて、レジスト膜５
４を除去した後、全表面に気相成長法により燐をドープ
した多結晶シ３リコンを厚さ４０００λの厚さに被着す
る。
これは何等差しつかえない。第９図にて、レジスト膜５
４を除去した後、全表面に気相成長法により燐をドープ
した多結晶シ３リコンを厚さ４０００λの厚さに被着す
る。
被着しただけの表面抵抗は１００Ω／口であり、引続く
アニールで３０Ω／口に低下する。ワード線１３、配線
パターン２４，２５の形状にフオトレジスト５５を被着
し、表面に露出する ４この多結晶シリコンをエツチン
グ除去する。
アニールで３０Ω／口に低下する。ワード線１３、配線
パターン２４，２５の形状にフオトレジスト５５を被着
し、表面に露出する ４この多結晶シリコンをエツチン
グ除去する。
このときの状態を第９図に示す。引続いて、レジスト５
５及びパターニングされた多結晶シリコン１３，２４，
２５をマスクとして、露出する薄い酸化膜即ち、４００
λのゲート酸化膜及び１０００λの層間絶縁膜４０をエ
ツチングする。ゲート１３下では、その両端からそれぞ
れ約１０００λのサイドエツチングが生ずるが、３μ幅
のゲートを作成したとき何等障害が起きていない。ここ
でレジスト５５を除去し、ソース、ドレインの形成、配
線の導電化のためイオン注入工程に移る。
５及びパターニングされた多結晶シリコン１３，２４，
２５をマスクとして、露出する薄い酸化膜即ち、４００
λのゲート酸化膜及び１０００λの層間絶縁膜４０をエ
ツチングする。ゲート１３下では、その両端からそれぞ
れ約１０００λのサイドエツチングが生ずるが、３μ幅
のゲートを作成したとき何等障害が起きていない。ここ
でレジスト５５を除去し、ソース、ドレインの形成、配
線の導電化のためイオン注入工程に移る。
第１０図にて、多結晶シリコンをマスクとしてイオン注
入を行なう。
入を行なう。
ドーピング材料は砒素であつて、１００Ｋｅの注入エネ
ルギーのときの突入深さ（プロジエタテ ドレンジＲｐ
）は５００λである。配線２４は４０００λであるから
配線２４（及び２５）下の第１層目の多結晶シリコンに
は何等イオンの注入はなく、高表面抵抗は低下されるこ
とがない。引続くアニール処理で注入された砒素が内部
に再分布され、所定深さにＰＮ接合が形成される。同時
に電源線２１、配線部分２１ａ〜２１ｄこれと反対側の
Ｒ，の端子部にて注入不純物の活性化が行われ、所望の
低抵抗となる。
ルギーのときの突入深さ（プロジエタテ ドレンジＲｐ
）は５００λである。配線２４は４０００λであるから
配線２４（及び２５）下の第１層目の多結晶シリコンに
は何等イオンの注入はなく、高表面抵抗は低下されるこ
とがない。引続くアニール処理で注入された砒素が内部
に再分布され、所定深さにＰＮ接合が形成される。同時
に電源線２１、配線部分２１ａ〜２１ｄこれと反対側の
Ｒ，の端子部にて注入不純物の活性化が行われ、所望の
低抵抗となる。
最後の工程は、全表面に燐シリケートガラスの表面絶縁
膜を形成することであり、フオトエツチングによつて、
コンタクト窓３７，３４，２７がこのガラス層３９に形
成される。
膜を形成することであり、フオトエツチングによつて、
コンタクト窓３７，３４，２７がこのガラス層３９に形
成される。
ビツト線１１，１２への接続が、前述の如くこれらのコ
ンタクト窓を通してなされる。このようにして第３図示
の断面構造をもつ装置が完成される。以上の工程で特長
的な事項は第６図の工程にて、選択酸化に用いた窒化シ
リコン膜５２を除去せず、残したままの状態で第１層の
ポリシリコンを表面酸化する点にある。
ンタクト窓を通してなされる。このようにして第３図示
の断面構造をもつ装置が完成される。以上の工程で特長
的な事項は第６図の工程にて、選択酸化に用いた窒化シ
リコン膜５２を除去せず、残したままの状態で第１層の
ポリシリコンを表面酸化する点にある。
仮に、窒化シリコン膜５２を除去した後にポリシリコン
の表面酸化を行なうならば、ポリシリコンの表面酸化膜
を形成する際、ゲート形成部での基板の酸化が進行し、
改めて、所定膜厚のゲート酸化膜を形成する工程が必要
となる。又、上記の工程で特長的なことは、約２０００
λの酸化膜４０を形成しておけば、窒化シリコン膜５２
と酸化膜５１を、エツチング液中に浸漬して除去する工
程の後、第１層と第２層のポリシリコンの絶縁に十分な
膜厚、およそ１０００λで残る点である。
の表面酸化を行なうならば、ポリシリコンの表面酸化膜
を形成する際、ゲート形成部での基板の酸化が進行し、
改めて、所定膜厚のゲート酸化膜を形成する工程が必要
となる。又、上記の工程で特長的なことは、約２０００
λの酸化膜４０を形成しておけば、窒化シリコン膜５２
と酸化膜５１を、エツチング液中に浸漬して除去する工
程の後、第１層と第２層のポリシリコンの絶縁に十分な
膜厚、およそ１０００λで残る点である。
更に、第３の特長は、酸化膜４０が１０００λとなつて
もソース、ドレイン形成、導電化のたのの唯一回のイオ
ン注入の際、第２層のポリシリコンがマスクとなること
であつて、これは燐シリケートガラスからの固相拡散で
も同様に生ずる利点がある。
もソース、ドレイン形成、導電化のたのの唯一回のイオ
ン注入の際、第２層のポリシリコンがマスクとなること
であつて、これは燐シリケートガラスからの固相拡散で
も同様に生ずる利点がある。
仮に、第２層のポリシリコンが第１層の上に重畳されて
いないときは、注入が少量であるが発生し、特に前記の
固相拡散中、ガラスは酸化膜と溶融し、全くマスク性が
なくなる。これは、素子面積の減少のために施した高抵
抗層と配線用ポリシリコンの重畳に伴なつて生ずる効果
である。上記においては、特定の実施例をもつて本発明
を説明したが、本発明はこれらの実施例に限定されるこ
となく、特許請求の範囲に記載した半導体装置とその製
造方法にその特徴を有するものであるＯ
いないときは、注入が少量であるが発生し、特に前記の
固相拡散中、ガラスは酸化膜と溶融し、全くマスク性が
なくなる。これは、素子面積の減少のために施した高抵
抗層と配線用ポリシリコンの重畳に伴なつて生ずる効果
である。上記においては、特定の実施例をもつて本発明
を説明したが、本発明はこれらの実施例に限定されるこ
となく、特許請求の範囲に記載した半導体装置とその製
造方法にその特徴を有するものであるＯ
第１図は本発明の実施例により作製される４トランジス
タセルの回路図、第２図はこの実施例のランダムアクセ
スメモリセルの表面パターンを示す上面図、第３図は第
２図にて−ｌでみた断面フ図、第４図は第２図にて−で
みた断面図、第５図は本発明製造方法におけるシリコン
基板を選択酸化したときの断面図、第６図は第５図の酸
化膜上に高抵抗の第１層多結晶シリコンを形成し、表面
酸化したときの断面図、第７図はゲート酸化膜を形成し
たときの断面図、第８図は酸化膜の工ツチングのための
レジストマスクを施した基板の断面図、第９図はゲート
電極、配線の第２層多結晶シリコンを形成したときの断
面図、第１０図はシリコン基板、第１と第２の多結晶シ
リコン層に素子形成のためのイオン注入を行つたときの
断面図を示す。 図中、Ｑ，乃至Ｑ２はＭＯＳトランジスタ素子、Ｒ，及
びＲ２は高抵抗、１１及び１２はビツト線、１３はワー
ド線、２０はフイールド酸化膜、２１は電源線、２４及
び２５は第２層の多結晶シリコンの配線、３６はＮ型ソ
ース領域、３８はＮ型ドレイン領域、３９は燐シリケー
トガラス層４０は第１層多結晶シリコンの表面酸化膜で
ある。
タセルの回路図、第２図はこの実施例のランダムアクセ
スメモリセルの表面パターンを示す上面図、第３図は第
２図にて−ｌでみた断面フ図、第４図は第２図にて−で
みた断面図、第５図は本発明製造方法におけるシリコン
基板を選択酸化したときの断面図、第６図は第５図の酸
化膜上に高抵抗の第１層多結晶シリコンを形成し、表面
酸化したときの断面図、第７図はゲート酸化膜を形成し
たときの断面図、第８図は酸化膜の工ツチングのための
レジストマスクを施した基板の断面図、第９図はゲート
電極、配線の第２層多結晶シリコンを形成したときの断
面図、第１０図はシリコン基板、第１と第２の多結晶シ
リコン層に素子形成のためのイオン注入を行つたときの
断面図を示す。 図中、Ｑ，乃至Ｑ２はＭＯＳトランジスタ素子、Ｒ，及
びＲ２は高抵抗、１１及び１２はビツト線、１３はワー
ド線、２０はフイールド酸化膜、２１は電源線、２４及
び２５は第２層の多結晶シリコンの配線、３６はＮ型ソ
ース領域、３８はＮ型ドレイン領域、３９は燐シリケー
トガラス層４０は第１層多結晶シリコンの表面酸化膜で
ある。
Claims (1)
- １ 多結晶半導体層を用いた抵抗素子を有する半導体装
置の製造方法において、半導体基板表面の絶縁膜上に抵
抗素子用の第１の多結晶半導体層を一方向に延在して形
成し、該第１の多結晶半導体層の一部を絶縁膜で被覆し
、該絶縁膜で覆われずに露出している部分の該第１の多
結晶半導体層に接触し且つ該絶縁膜上に前記一方向に延
在する第２の多結晶半導体層を形成し、該絶縁膜と該第
２の多結晶半導体層との両者により被覆されている領域
以外の前記第１の多結晶半導体層部分、及び該第２の多
結晶半導体層に不純物を導入することにより前記領域の
第１の多結晶半導体層を抵抗素子とすることを特徴とす
る半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52144335A JPS5910581B2 (ja) | 1977-12-01 | 1977-12-01 | 半導体装置の製造方法 |
| US05/964,514 US4326213A (en) | 1977-12-01 | 1978-11-29 | Semiconductor device and process for producing the same |
| DE7878300699T DE2861770D1 (en) | 1977-12-01 | 1978-11-30 | Integrated semiconductor device and process for producing it |
| EP78300699A EP0002364B1 (en) | 1977-12-01 | 1978-11-30 | Integrated semiconductor device and process for producing it |
| CA317,243A CA1109165A (en) | 1977-12-01 | 1978-12-01 | Semiconductor device and process for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52144335A JPS5910581B2 (ja) | 1977-12-01 | 1977-12-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5477081A JPS5477081A (en) | 1979-06-20 |
| JPS5910581B2 true JPS5910581B2 (ja) | 1984-03-09 |
Family
ID=15359709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52144335A Expired JPS5910581B2 (ja) | 1977-12-01 | 1977-12-01 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4326213A (ja) |
| EP (1) | EP0002364B1 (ja) |
| JP (1) | JPS5910581B2 (ja) |
| CA (1) | CA1109165A (ja) |
| DE (1) | DE2861770D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0123013Y2 (ja) * | 1984-04-12 | 1989-07-13 | ||
| JPH0516475Y2 (ja) * | 1987-07-17 | 1993-04-30 | ||
| JPH0519672Y2 (ja) * | 1988-02-16 | 1993-05-24 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4453175A (en) * | 1979-09-19 | 1984-06-05 | Tokyo Shibaura Denki Kabushiki Kaisha | MOS Static RAM layout with polysilicon resistors over FET gates |
| JPS5644194A (en) * | 1979-09-19 | 1981-04-23 | Toshiba Corp | Memory device |
| JPS5662356A (en) * | 1979-10-26 | 1981-05-28 | Seiko Instr & Electronics Ltd | Logic integrated circuit device and its manufacturing method |
| JPS5696850A (en) * | 1979-12-30 | 1981-08-05 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| EP0032608A1 (en) * | 1980-01-22 | 1981-07-29 | Mostek Corporation | Column line powered static ram cell |
| JPS577161A (en) * | 1980-06-16 | 1982-01-14 | Toshiba Corp | Mos semiconductor device |
| US4432008A (en) * | 1980-07-21 | 1984-02-14 | The Board Of Trustees Of The Leland Stanford Junior University | Gold-doped IC resistor region |
| JPS5736844A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Semiconductor device |
| JPS57130461A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor memory storage |
| JPS61214555A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 半導体装置 |
| IT1214621B (it) * | 1985-07-04 | 1990-01-18 | Ates Componenti Elettron | Procedimento per realizzare una resistenza di alto valore ohmico e minimo ingombro impiantata in un corpo di semiconduttore, e resistenza ottenuta. |
| JPH0620110B2 (ja) * | 1985-10-07 | 1994-03-16 | 日本電気株式会社 | 半導体装置 |
| US4701241A (en) * | 1986-10-06 | 1987-10-20 | Rca Corporation | Method of making a resistor |
| KR900005038B1 (ko) * | 1987-07-31 | 1990-07-18 | 삼성전자 주식회사 | 고저항 다결정 실리콘의 제조방법 |
| JPH01152662A (ja) * | 1987-12-09 | 1989-06-15 | Fujitsu Ltd | 半導体記憶装置 |
| US5214497A (en) * | 1988-05-25 | 1993-05-25 | Hitachi, Ltd. | Polycrystalline silicon resistor for use in a semiconductor integrated circuit having a memory device |
| US5428242A (en) * | 1988-11-22 | 1995-06-27 | Seiko Epson Corporation | Semiconductor devices with shielding for resistance elements |
| US5329155A (en) * | 1990-04-24 | 1994-07-12 | Xerox Corporation | Thin film integrated circuit resistor |
| JP4982921B2 (ja) * | 2001-03-05 | 2012-07-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| EP1672643A1 (fr) * | 2004-12-16 | 2006-06-21 | STMicroelectronics (Crolles 2) SAS | Cellule mémoire SRAM |
| TWM322104U (en) * | 2007-02-09 | 2007-11-11 | Sin Guang Li Internat Co Ltd | Improved structure of solar cell plate |
| JP5292878B2 (ja) * | 2008-03-26 | 2013-09-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4959581A (ja) * | 1972-06-30 | 1974-06-10 | ||
| JPS5010581A (ja) * | 1973-05-25 | 1975-02-03 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3519901A (en) * | 1968-01-29 | 1970-07-07 | Texas Instruments Inc | Bi-layer insulation structure including polycrystalline semiconductor material for integrated circuit isolation |
| GB1391959A (en) * | 1972-07-20 | 1975-04-23 | Ferranti Ltd | Semiconductor devices |
| DE2760086C2 (ja) * | 1976-07-26 | 1988-02-18 | Hitachi, Ltd., Tokio/Tokyo, Jp | |
| US4110776A (en) * | 1976-09-27 | 1978-08-29 | Texas Instruments Incorporated | Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer |
| US4209716A (en) * | 1977-05-31 | 1980-06-24 | Texas Instruments Incorporated | Semiconductor integrated circuit with implanted resistor element in second-level polycrystalline silicon layer |
-
1977
- 1977-12-01 JP JP52144335A patent/JPS5910581B2/ja not_active Expired
-
1978
- 1978-11-29 US US05/964,514 patent/US4326213A/en not_active Expired - Lifetime
- 1978-11-30 DE DE7878300699T patent/DE2861770D1/de not_active Expired
- 1978-11-30 EP EP78300699A patent/EP0002364B1/en not_active Expired
- 1978-12-01 CA CA317,243A patent/CA1109165A/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4959581A (ja) * | 1972-06-30 | 1974-06-10 | ||
| JPS5010581A (ja) * | 1973-05-25 | 1975-02-03 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0123013Y2 (ja) * | 1984-04-12 | 1989-07-13 | ||
| JPH0516475Y2 (ja) * | 1987-07-17 | 1993-04-30 | ||
| JPH0519672Y2 (ja) * | 1988-02-16 | 1993-05-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5477081A (en) | 1979-06-20 |
| US4326213A (en) | 1982-04-20 |
| EP0002364A1 (en) | 1979-06-13 |
| EP0002364B1 (en) | 1982-04-28 |
| DE2861770D1 (en) | 1982-06-09 |
| CA1109165A (en) | 1981-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5910581B2 (ja) | 半導体装置の製造方法 | |
| US4370798A (en) | Interlevel insulator for integrated circuit with implanted resistor element in second-level polycrystalline silicon | |
| KR900008207B1 (ko) | 반도체기억장치 | |
| KR930010087B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| US4377819A (en) | Semiconductor device | |
| US4663825A (en) | Method of manufacturing semiconductor device | |
| KR100214708B1 (ko) | 저접촉저항을 갖는 반도체장치 및 그의 제조방법 | |
| US4246593A (en) | High density static memory cell with polysilicon resistors | |
| US5053349A (en) | Method for interconnecting semiconductor devices | |
| US4673969A (en) | Semiconductor device having multiple conductive layers and the method of manufacturing the semiconductor device | |
| JPH05315567A (ja) | 半導体装置およびその製造方法 | |
| US4234889A (en) | Metal-to-moat contacts in N-channel silicon gate integrated circuits using discrete second-level polycrystalline silicon | |
| US5497022A (en) | Semiconductor device and a method of manufacturing thereof | |
| JPS6243547B2 (ja) | ||
| JPH07240390A (ja) | 半導体装置の製造方法 | |
| US5705418A (en) | Process for fabricating reduced-thickness high-resistance load resistors in four-transistor SRAM devices | |
| US5686338A (en) | Process for fabricating high-resistance load resistors using dummy polysilicon in four-transistor SRAM devices | |
| EP0534203B1 (en) | Semiconductor device | |
| JP2772375B2 (ja) | 半導体記憶装置 | |
| JP2773205B2 (ja) | 半導体メモリ | |
| JP3132422B2 (ja) | 半導体装置の製造方法 | |
| JPS6237960A (ja) | 読み出し専用半導体記憶装置の製造方法 | |
| JPH0745732A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR19980087316A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR960015786B1 (ko) | 반도체장치 및 그의 제조방법 |