JPH0745732A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0745732A JPH0745732A JP5191502A JP19150293A JPH0745732A JP H0745732 A JPH0745732 A JP H0745732A JP 5191502 A JP5191502 A JP 5191502A JP 19150293 A JP19150293 A JP 19150293A JP H0745732 A JPH0745732 A JP H0745732A
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- silicon film
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Abstract
(57)【要約】
【目的】ＢｉＣＭＯＳにおいて、バイポーラトランジス
タの性能安定化を維持し、多結晶シリコンからなる抵抗
の高抵抗化を図る。 【構成】半導体基板上にバイポーラ・トランジスタおよ
び多結晶膜抵抗素子とを有する半導体集積回路装置にお
いて、バイポーラ・トランジスタのエミッタ電極９Ｅを
ヒ素を注入した厚い多結晶シリコン膜で形成する。さら
に、抵抗は多結晶シリコン膜を選択酸化することで薄膜
化し、上部に形成された二酸化シリコン膜１２をヒ素注
入のマスクとして用いる。したがって、抵抗素子の高抵
抗値および抵抗長の短縮化を実現できる。
タの性能安定化を維持し、多結晶シリコンからなる抵抗
の高抵抗化を図る。 【構成】半導体基板上にバイポーラ・トランジスタおよ
び多結晶膜抵抗素子とを有する半導体集積回路装置にお
いて、バイポーラ・トランジスタのエミッタ電極９Ｅを
ヒ素を注入した厚い多結晶シリコン膜で形成する。さら
に、抵抗は多結晶シリコン膜を選択酸化することで薄膜
化し、上部に形成された二酸化シリコン膜１２をヒ素注
入のマスクとして用いる。したがって、抵抗素子の高抵
抗値および抵抗長の短縮化を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造方法に関し、特に、ＢｉＣＭＯＳスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）に適す
る多結晶シリコン膜抵抗素子およびバイポーラ・トラン
ジスタとその製造方法に関する。
よびその製造方法に関し、特に、ＢｉＣＭＯＳスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）に適す
る多結晶シリコン膜抵抗素子およびバイポーラ・トラン
ジスタとその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置の高速化およ
び高集積化に伴い素子寸法の微細化および小型化の進行
が著しい。
び高集積化に伴い素子寸法の微細化および小型化の進行
が著しい。
【０００３】図４（ａ）〜（ｃ）は従来の多結晶シリコ
ン膜抵抗素子およびバイポーラ・トランジスタを含む半
導体集積回路装置についてその製造工程に沿って説明す
るための工程順断面図である。
ン膜抵抗素子およびバイポーラ・トランジスタを含む半
導体集積回路装置についてその製造工程に沿って説明す
るための工程順断面図である。
【０００４】図４（ａ）において、Ｐ型単結晶シリコン
基体１上に、Ｎ型エピタキシャル層２を被着形成し、Ｎ
型エピタキシャル層２主表面より素子間を絶縁分離する
ための厚い第一の二酸化シリコン膜３を公知の選択酸化
法により形成する。次に、バイポーラ・トランジスタの
コレクタ領域上にリンを添加した多結晶シリコン膜を選
択的に形成することにより、コレクタ電極４を形成す
る。このとき、コレクタ電極４の下部に位置するＮ型エ
ピタキシャル層２中にコレクタ電極４の多結晶シリコン
膜よりリンを拡散し、コレクタ拡散層である第一のＮ型
拡散層５を形成する。次に、バイポーラ・トランジスタ
のベース領域としてＰ型拡散層６を公知のイオン注入に
より形成する。次いで、主表面上に公知のＣＶＤ法を用
いて第二の二酸化シリコン膜７を被着形成し、バイポー
ラ・トランジスタのエミッタ領域を形成するため第一の
Ｎ型拡散層６上の第二の二酸化シリコン膜７に開孔８を
形成し、次いで、ＣＶＤ法により、主表面上に多結晶シ
リコン膜９を厚さ２００〜２５０ｎｍに被着形成する。
基体１上に、Ｎ型エピタキシャル層２を被着形成し、Ｎ
型エピタキシャル層２主表面より素子間を絶縁分離する
ための厚い第一の二酸化シリコン膜３を公知の選択酸化
法により形成する。次に、バイポーラ・トランジスタの
コレクタ領域上にリンを添加した多結晶シリコン膜を選
択的に形成することにより、コレクタ電極４を形成す
る。このとき、コレクタ電極４の下部に位置するＮ型エ
ピタキシャル層２中にコレクタ電極４の多結晶シリコン
膜よりリンを拡散し、コレクタ拡散層である第一のＮ型
拡散層５を形成する。次に、バイポーラ・トランジスタ
のベース領域としてＰ型拡散層６を公知のイオン注入に
より形成する。次いで、主表面上に公知のＣＶＤ法を用
いて第二の二酸化シリコン膜７を被着形成し、バイポー
ラ・トランジスタのエミッタ領域を形成するため第一の
Ｎ型拡散層６上の第二の二酸化シリコン膜７に開孔８を
形成し、次いで、ＣＶＤ法により、主表面上に多結晶シ
リコン膜９を厚さ２００〜２５０ｎｍに被着形成する。
【０００５】次に、図４（ｂ）に示すように、多結晶シ
リコン膜９をパターニングして、エミッタ電極および多
結晶シリコン膜抵抗素子を形成するため多結晶シリコン
膜８をパターニングしたのち薄く酸化しさらに、抵抗体
となる部分（９Ｒ）の上部のみに厚さ１００〜１２０ｎ
ｍの窒化シリコン膜１６を選択的に形成させる。次い
で、主表面にヒ素イオンを３０ｋｅＶのエネルギー、１
×１０16〜２×１０16／ｃｍ2 のドーズ量で注入を行な
い、熱処理を施す。これによりエミッタ電極９Ｅならび
に端子部９Ｔと抵抗体部９Ｒとを有する多結晶シリコン
膜抵抗素子が形成される。
リコン膜９をパターニングして、エミッタ電極および多
結晶シリコン膜抵抗素子を形成するため多結晶シリコン
膜８をパターニングしたのち薄く酸化しさらに、抵抗体
となる部分（９Ｒ）の上部のみに厚さ１００〜１２０ｎ
ｍの窒化シリコン膜１６を選択的に形成させる。次い
で、主表面にヒ素イオンを３０ｋｅＶのエネルギー、１
×１０16〜２×１０16／ｃｍ2 のドーズ量で注入を行な
い、熱処理を施す。これによりエミッタ電極９Ｅならび
に端子部９Ｔと抵抗体部９Ｒとを有する多結晶シリコン
膜抵抗素子が形成される。
【０００６】このとき、ヒ素を注入された多結晶シリコ
ン膜（９Ｅ）より、Ｐ型拡散層６中にヒ素が拡散され、
図４（ｃ）に示すように、エミッタ拡散層である第二の
Ｎ型拡散層１３が形成される。ここで、抵抗体部９Ｒに
は上部に窒化シリコン膜１６があるため、ヒ素イオンは
注入されず、層抵抗値１０〜１００ＭΩ／□の抵抗膜と
して残る。
ン膜（９Ｅ）より、Ｐ型拡散層６中にヒ素が拡散され、
図４（ｃ）に示すように、エミッタ拡散層である第二の
Ｎ型拡散層１３が形成される。ここで、抵抗体部９Ｒに
は上部に窒化シリコン膜１６があるため、ヒ素イオンは
注入されず、層抵抗値１０〜１００ＭΩ／□の抵抗膜と
して残る。
【０００７】次に、ＢＰＳＧからなる層間絶縁膜１４を
被着形成し、層間絶縁膜１４にバイポーラ・トランジス
タのベース拡散層６、コレクタ電極４、エミッタ電極９
Ｅ、および抵抗素子の両端子部９Ｔを露出させるよう開
孔をそれぞれ形成し、次いで、公知のスパッタリング法
により、主表面上にアルミニウム合金膜を被着させ、パ
ターニングしてベース電極配線１５Ｂ、エミッタ電極配
線１５Ｅ、コレクタ電極配線１５Ｃ、端子電極配線１５
Ｔを形成する。
被着形成し、層間絶縁膜１４にバイポーラ・トランジス
タのベース拡散層６、コレクタ電極４、エミッタ電極９
Ｅ、および抵抗素子の両端子部９Ｔを露出させるよう開
孔をそれぞれ形成し、次いで、公知のスパッタリング法
により、主表面上にアルミニウム合金膜を被着させ、パ
ターニングしてベース電極配線１５Ｂ、エミッタ電極配
線１５Ｅ、コレクタ電極配線１５Ｃ、端子電極配線１５
Ｔを形成する。
【０００８】この従来例では、エミッタ電極９Ｅをヒ素
を添加した多結晶シリコン膜により１００〜１０００Ω
／□の低抵抗値とし、抵抗体部９Ｒをヒ素を添加しない
多結晶シリコン膜により１０〜１００ＭΩ／□の高抵抗
値を実現していた。
を添加した多結晶シリコン膜により１００〜１０００Ω
／□の低抵抗値とし、抵抗体部９Ｒをヒ素を添加しない
多結晶シリコン膜により１０〜１００ＭΩ／□の高抵抗
値を実現していた。
【０００９】
【発明が解決しようとする課題】半導体集積回路装置の
高速化および高集積化のためには、素子の小型化および
消費電力の低減化を図る必要がある。ところが、素子寸
法の微細化および小型化する場合、多結晶シリコン膜抵
抗素子については、平面的な寸法の縮小のみでは抵抗値
の増加はあまり期待できないので、薄膜化する必要があ
る。
高速化および高集積化のためには、素子の小型化および
消費電力の低減化を図る必要がある。ところが、素子寸
法の微細化および小型化する場合、多結晶シリコン膜抵
抗素子については、平面的な寸法の縮小のみでは抵抗値
の増加はあまり期待できないので、薄膜化する必要があ
る。
【００１０】一方、バイポーラ・トランジスタのエミッ
タ電極は抵抗を構成する多結晶シリコン膜と同一工程で
成膜されているため、薄膜化すると膜厚のバラツキによ
り、エミッタ拡散層領域へのヒ素拡散の制御が困難とな
りトランジスタ性能の安定化、高信頼性が図れない。し
たがって、前述のように、バイポーラ・トランジスタの
エミッタ電極と抵抗素子を同一の多結晶シリコン膜で実
現することは非常に困難であり、エミッタ電極と抵抗素
子とをそれぞれ別の工程で成膜することは製造工程数を
大幅に増大するので採用できず、半導体集積回路装置の
高集積化の障害となっている。
タ電極は抵抗を構成する多結晶シリコン膜と同一工程で
成膜されているため、薄膜化すると膜厚のバラツキによ
り、エミッタ拡散層領域へのヒ素拡散の制御が困難とな
りトランジスタ性能の安定化、高信頼性が図れない。し
たがって、前述のように、バイポーラ・トランジスタの
エミッタ電極と抵抗素子を同一の多結晶シリコン膜で実
現することは非常に困難であり、エミッタ電極と抵抗素
子とをそれぞれ別の工程で成膜することは製造工程数を
大幅に増大するので採用できず、半導体集積回路装置の
高集積化の障害となっている。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板表面部に選択的に形成された一導電
型拡散層からなるエミッタ領域および前記半導体基板表
面を覆い前記エミッタ領域上に開孔を有する絶縁膜の前
記開孔部で前記エミッタ領域に接触する一導電型多結晶
シリコン膜からなるエミッタ電極を含むバイポーラ・ト
ランジスタと、前記絶縁膜を選択的に被覆する多結晶シ
リコン膜抵抗素子とを含み、前記多結晶シリコン膜抵抗
素子が前記一導電型多結晶シリコン膜と実質的に同一厚
さの他の多結晶シリコン膜からなる端子部と前記端子部
より薄い多結晶シリコン抵抗体部とを有するというもの
である。
装置は、半導体基板表面部に選択的に形成された一導電
型拡散層からなるエミッタ領域および前記半導体基板表
面を覆い前記エミッタ領域上に開孔を有する絶縁膜の前
記開孔部で前記エミッタ領域に接触する一導電型多結晶
シリコン膜からなるエミッタ電極を含むバイポーラ・ト
ランジスタと、前記絶縁膜を選択的に被覆する多結晶シ
リコン膜抵抗素子とを含み、前記多結晶シリコン膜抵抗
素子が前記一導電型多結晶シリコン膜と実質的に同一厚
さの他の多結晶シリコン膜からなる端子部と前記端子部
より薄い多結晶シリコン抵抗体部とを有するというもの
である。
【００１２】また、本発明の半導体集積回路装置の製造
方法は、半導体基板の表面部に選択的に絶縁分離構造体
を形成して素子形成領域を区画した後、全面に絶縁膜を
堆積する工程と、前記絶縁膜の所定個所に開孔を設けて
前記素子形成領域のうちバイポーラ・トランジスタ形成
領域の表面を露出させる工程と、多結晶シリコン膜を全
面に堆積した後、選択的に酸化シリコン膜を形成して厚
さを薄くし、一導電型不純物イオンを前記酸化シリコン
膜をマスクにして前記多結晶シリコン膜には注入し、パ
ターニングを行ない前記開口部とその近傍および前記酸
化シリコン膜直下部を含む部分にそれぞれ一導電型多結
晶シリコン膜からなるエミッタ電極および多結晶シリコ
ン膜抵抗素子を形成する工程とを有するというものであ
る。
方法は、半導体基板の表面部に選択的に絶縁分離構造体
を形成して素子形成領域を区画した後、全面に絶縁膜を
堆積する工程と、前記絶縁膜の所定個所に開孔を設けて
前記素子形成領域のうちバイポーラ・トランジスタ形成
領域の表面を露出させる工程と、多結晶シリコン膜を全
面に堆積した後、選択的に酸化シリコン膜を形成して厚
さを薄くし、一導電型不純物イオンを前記酸化シリコン
膜をマスクにして前記多結晶シリコン膜には注入し、パ
ターニングを行ない前記開口部とその近傍および前記酸
化シリコン膜直下部を含む部分にそれぞれ一導電型多結
晶シリコン膜からなるエミッタ電極および多結晶シリコ
ン膜抵抗素子を形成する工程とを有するというものであ
る。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１（ａ）〜（ｃ）は本発明の半導体集積
回路装置の第一実施例について、その製造工程に沿って
説明するための工程順断面図である。
回路装置の第一実施例について、その製造工程に沿って
説明するための工程順断面図である。
【００１５】まず、図１（ａ）に示すように、Ｐ型単結
晶シリコン基体１上に厚さ１．４〜１．６μｍのＮ型エ
ピタキシャル層２を被着形成してなる半導体基板を用意
する。Ｎ型エピタキシャル層２主表面に素子間を絶縁分
離するための厚さ６００〜８００ｎｍの厚い第二の二酸
化シリコン膜３（素子分離構造体）を公知の選択酸化法
により形成して素子形成領域（バイポーラ・トランジス
タ形成領域および抵抗素子形成領域等）を区画する。次
にＰＯＣｌ3 ガスを用いて公知の拡散法によりリンを添
加した多結晶シリコン膜を、バイポーラ・トランジスタ
のコレクタ領域に選択形成することにより厚さ３００〜
４００ｎｍのコレクタ電極４を形成する。
晶シリコン基体１上に厚さ１．４〜１．６μｍのＮ型エ
ピタキシャル層２を被着形成してなる半導体基板を用意
する。Ｎ型エピタキシャル層２主表面に素子間を絶縁分
離するための厚さ６００〜８００ｎｍの厚い第二の二酸
化シリコン膜３（素子分離構造体）を公知の選択酸化法
により形成して素子形成領域（バイポーラ・トランジス
タ形成領域および抵抗素子形成領域等）を区画する。次
にＰＯＣｌ3 ガスを用いて公知の拡散法によりリンを添
加した多結晶シリコン膜を、バイポーラ・トランジスタ
のコレクタ領域に選択形成することにより厚さ３００〜
４００ｎｍのコレクタ電極４を形成する。
【００１６】このとき、コレクタ電極４の下部に位置す
るＮ型エピタキシャル層２中にコレクタ電極４の多結晶
シリコン膜よりリンを拡散し、コレクタ拡散層である第
一のＮ型拡散層５を形成する。次に、バイポーラ・トラ
ンジスタのベース領域を形成するためボロンイオンをエ
ネルギー１５〜２０ｋｅＶ，ドーズ量２．０〜２．５×
１０13／ｃｍ2 で注入し、ベース拡散層であるＰ型拡散
層６を形成する。次いで、主表面に公知のＣＶＤ法を用
いて、厚さ２００〜２５０ｎｍの第二の二酸化シリコン
膜７を被着形成し、バイポーラ・トランジスタのエミッ
タ領域を形成するためＰ型拡散層６上の第二の二酸化シ
リコン膜７に０．５〜０．８μｍ□の大きさの開孔８を
公知のリソグラフィ法とエッチングにより形成する。次
に、ＣＶＤ法により、主表面に厚さ２００〜２５０ｎｍ
の多結晶シリコン膜９を被着形成する。ここまでは、従
来例と同様である。
るＮ型エピタキシャル層２中にコレクタ電極４の多結晶
シリコン膜よりリンを拡散し、コレクタ拡散層である第
一のＮ型拡散層５を形成する。次に、バイポーラ・トラ
ンジスタのベース領域を形成するためボロンイオンをエ
ネルギー１５〜２０ｋｅＶ，ドーズ量２．０〜２．５×
１０13／ｃｍ2 で注入し、ベース拡散層であるＰ型拡散
層６を形成する。次いで、主表面に公知のＣＶＤ法を用
いて、厚さ２００〜２５０ｎｍの第二の二酸化シリコン
膜７を被着形成し、バイポーラ・トランジスタのエミッ
タ領域を形成するためＰ型拡散層６上の第二の二酸化シ
リコン膜７に０．５〜０．８μｍ□の大きさの開孔８を
公知のリソグラフィ法とエッチングにより形成する。次
に、ＣＶＤ法により、主表面に厚さ２００〜２５０ｎｍ
の多結晶シリコン膜９を被着形成する。ここまでは、従
来例と同様である。
【００１７】次に多結晶シリコン膜９表面を厚さ１０〜
２０ｎｍ酸化させ多結晶シリコン膜９の上部に厚さ１０
０〜１２０ｎｍの窒化シリコン膜１０を形成したのちリ
ソグラフィ法とエッチング法により抵抗素子形成領域上
に開孔１１を形成する。次いで、９００〜９５０℃のＨ
2 −Ｏ2 雰囲気中での１〜３時間の熱処理により、図１
（ｂ）に示すように、開孔１１部の多結晶シリコン膜９
を酸化させ、厚さ２００ｎｍ程度の第三の二酸化シリコ
ン膜１２を形成する。この結果、多結晶シリコン膜９は
第三の二酸化シリコン膜１２の直下部で薄くなって厚さ
１００〜１５０ｎｍの膜厚に変化する。また、不純物が
第三の二酸化シリコン膜１２に吸収されて高抵抗化す
る。ここで、窒化シリコン膜１０の下部にある多結晶シ
リコン膜９は酸化されない。
２０ｎｍ酸化させ多結晶シリコン膜９の上部に厚さ１０
０〜１２０ｎｍの窒化シリコン膜１０を形成したのちリ
ソグラフィ法とエッチング法により抵抗素子形成領域上
に開孔１１を形成する。次いで、９００〜９５０℃のＨ
2 −Ｏ2 雰囲気中での１〜３時間の熱処理により、図１
（ｂ）に示すように、開孔１１部の多結晶シリコン膜９
を酸化させ、厚さ２００ｎｍ程度の第三の二酸化シリコ
ン膜１２を形成する。この結果、多結晶シリコン膜９は
第三の二酸化シリコン膜１２の直下部で薄くなって厚さ
１００〜１５０ｎｍの膜厚に変化する。また、不純物が
第三の二酸化シリコン膜１２に吸収されて高抵抗化す
る。ここで、窒化シリコン膜１０の下部にある多結晶シ
リコン膜９は酸化されない。
【００１８】次に図１（ｃ）に示すように、窒化シリコ
ン膜１０を熱リン酸によるウェットエッチング法により
全面除去し、主表面にヒ素イオンを３０ｋｅＶのエネル
ギー，１×１０16〜２×１０16／ｃｍ2 のドーズ量でイ
オン注入を行なう。ここで、第三の二酸化シリコン膜１
２がマスクとなり、第三の二酸化シリコン膜１２の下部
の多結晶シリコン膜９にはイオン注入されない。次い
で、８５０〜９００℃の窒化雰囲気中での２０〜４０分
の熱処理により、バイポーラ・トランジスタのエミッタ
領域（Ｐ型拡散層６と多結晶シリコン膜９との接触部と
その近傍）にヒ素を拡散し、エミッタ拡散層である第二
のＮ型拡散層１３を形成する。次に、第三の二酸化シリ
コン膜１２をフッ酸により除去し多結晶シリコン膜９を
リソグラフィー法とエッチング法によりパターニングし
てエミッタ電極９Ｅおよび多結晶シリコン膜抵抗素子の
端子部９ＴＡおよび抵抗体部９ＲＡを形成する。次い
で、従来例と同様に厚さ０．５〜１．０μｍの層間絶縁
膜１４を被着形成し、層間絶縁膜１４にバイポーラトラ
ンジスタのベース拡散層６、コレクタ電極４、エミッタ
電極９Ｅおよび膜抵抗素子の両端子部９ＴＡとを露出さ
せるよう０．８〜１．０μ□の開孔ＣＢ，ＣＥ，ＣＣ，
ＣＲをそれぞれをリソグラフィ法とエッチング法により
形成する。次に、スパッタリング法により、厚さ０．５
〜１．０μｍのアルミニウム合金膜１５を被着させ、リ
ソグラフィ法とエッチング法により選択的にパターニン
グしてベース電極配線１５Ｂ、エミッタ電極配線１５
Ｅ、コレクタ電極配線１５Ｃおよび端子電極配線１５Ｔ
を形成する。
ン膜１０を熱リン酸によるウェットエッチング法により
全面除去し、主表面にヒ素イオンを３０ｋｅＶのエネル
ギー，１×１０16〜２×１０16／ｃｍ2 のドーズ量でイ
オン注入を行なう。ここで、第三の二酸化シリコン膜１
２がマスクとなり、第三の二酸化シリコン膜１２の下部
の多結晶シリコン膜９にはイオン注入されない。次い
で、８５０〜９００℃の窒化雰囲気中での２０〜４０分
の熱処理により、バイポーラ・トランジスタのエミッタ
領域（Ｐ型拡散層６と多結晶シリコン膜９との接触部と
その近傍）にヒ素を拡散し、エミッタ拡散層である第二
のＮ型拡散層１３を形成する。次に、第三の二酸化シリ
コン膜１２をフッ酸により除去し多結晶シリコン膜９を
リソグラフィー法とエッチング法によりパターニングし
てエミッタ電極９Ｅおよび多結晶シリコン膜抵抗素子の
端子部９ＴＡおよび抵抗体部９ＲＡを形成する。次い
で、従来例と同様に厚さ０．５〜１．０μｍの層間絶縁
膜１４を被着形成し、層間絶縁膜１４にバイポーラトラ
ンジスタのベース拡散層６、コレクタ電極４、エミッタ
電極９Ｅおよび膜抵抗素子の両端子部９ＴＡとを露出さ
せるよう０．８〜１．０μ□の開孔ＣＢ，ＣＥ，ＣＣ，
ＣＲをそれぞれをリソグラフィ法とエッチング法により
形成する。次に、スパッタリング法により、厚さ０．５
〜１．０μｍのアルミニウム合金膜１５を被着させ、リ
ソグラフィ法とエッチング法により選択的にパターニン
グしてベース電極配線１５Ｂ、エミッタ電極配線１５
Ｅ、コレクタ電極配線１５Ｃおよび端子電極配線１５Ｔ
を形成する。
【００１９】以上説明したように、本発明の第一実施例
によれば、抵抗体部９ＲＡを構成する多結晶シリコン膜
は、バイポーラ・トランジスタのエミッタ電極９Ｅを構
成する多結晶シリコン膜に比べ、１／２〜１／４倍に薄
膜化されているばかりでなく不純物が少なくなって高抵
抗化されている。したがって、エミッタ電極９Ｅをヒ素
を添加した厚い多結晶シリコン膜にしてバイポーラ・ト
ランジスタの性能安定化を維持し、かつ抵抗１０を薄膜
化されかつ高抵抗化された多結晶シリコン膜にとするこ
とより１〜１０ＧΩ／□の従来より高抵抗値を実現で
き、抵抗長も短縮できる。
によれば、抵抗体部９ＲＡを構成する多結晶シリコン膜
は、バイポーラ・トランジスタのエミッタ電極９Ｅを構
成する多結晶シリコン膜に比べ、１／２〜１／４倍に薄
膜化されているばかりでなく不純物が少なくなって高抵
抗化されている。したがって、エミッタ電極９Ｅをヒ素
を添加した厚い多結晶シリコン膜にしてバイポーラ・ト
ランジスタの性能安定化を維持し、かつ抵抗１０を薄膜
化されかつ高抵抗化された多結晶シリコン膜にとするこ
とより１〜１０ＧΩ／□の従来より高抵抗値を実現で
き、抵抗長も短縮できる。
【００２０】図２は本発明の半導体集積回路装置の第二
実施例の要部を示す断面図であり、ＭＯＳ型電界効果ト
ランジスタ（以下、ＭＯＳトランジスタと略す）からな
るスタティックランダムアクセスメモリ（ＳＲＡＭ）を
含むＢｉＣＭＯＳ ＳＲＡＭ回路の場合を示し、前述の
第一実施例とはＳＲＡＭが同一半導体チップに設けられ
ている点で異なっている。便宜上、バイポーラ部を図２
（ａ）に、ＳＲＡＭのメモリセルを図２（ｂ）に示すが
これらは同一の半導体チップに設けられている。また、
図３はＳＲＡＭのメモリセルの等価回路であり、このメ
モリセルは、それぞれ負荷抵抗Ｒ１，Ｒ２とＭＯＳトラ
ンジスタＴ１，Ｔ２とからなる２つのインバータの交差
結合によりなるフリップフロップとして構成され、メモ
リ選択用の２組のＭＯＳトランジスタＴ３，Ｔ４とワー
ド線Ｗ，ビット線Ｄ，反転Ｄを付加して構成されてい
る。次に、図２を参照して、その構造と製造方法につい
て説明する。
実施例の要部を示す断面図であり、ＭＯＳ型電界効果ト
ランジスタ（以下、ＭＯＳトランジスタと略す）からな
るスタティックランダムアクセスメモリ（ＳＲＡＭ）を
含むＢｉＣＭＯＳ ＳＲＡＭ回路の場合を示し、前述の
第一実施例とはＳＲＡＭが同一半導体チップに設けられ
ている点で異なっている。便宜上、バイポーラ部を図２
（ａ）に、ＳＲＡＭのメモリセルを図２（ｂ）に示すが
これらは同一の半導体チップに設けられている。また、
図３はＳＲＡＭのメモリセルの等価回路であり、このメ
モリセルは、それぞれ負荷抵抗Ｒ１，Ｒ２とＭＯＳトラ
ンジスタＴ１，Ｔ２とからなる２つのインバータの交差
結合によりなるフリップフロップとして構成され、メモ
リ選択用の２組のＭＯＳトランジスタＴ３，Ｔ４とワー
ド線Ｗ，ビット線Ｄ，反転Ｄを付加して構成されてい
る。次に、図２を参照して、その構造と製造方法につい
て説明する。
【００２１】図２に示すように、Ｐ型単結晶シリコン基
体１上にＮ型エピタキシャル層２を被着形成してなる半
導体基板を用意し、Ｐ型ウェル層２１を選択形成する。
次に、主表面に素子間を絶縁分離するための厚い第一の
二酸化シリコン膜３（素子分離構造体）を選択形成して
素子形成領域（バイポーラ・トランジスタ形成領域、抵
抗素子形成領域およびメモリセル形成領域等）を区画す
る。次に、素子形成領域の表面に薄い二酸化シリコン膜
２２を形成する。次に、コレクタ領域上と、Ｔ３，Ｔ４
のソース・ドレイン領域の一方につながる第一のＮ型拡
散層を形成する領域上の薄い二酸化シリコン膜２２を選
択除去し、拡散法によりリンを添加した多結晶シリコン
層を主表面に被着形成させパターニングしてコレクタ領
域上にコレクタ電極４を、メモリセル形成領域上にＴ
１，Ｔ２のゲート電極２３，ワード線２４（Ｔ３，Ｔ４
のゲート電極を兼ねる）を形成する。
体１上にＮ型エピタキシャル層２を被着形成してなる半
導体基板を用意し、Ｐ型ウェル層２１を選択形成する。
次に、主表面に素子間を絶縁分離するための厚い第一の
二酸化シリコン膜３（素子分離構造体）を選択形成して
素子形成領域（バイポーラ・トランジスタ形成領域、抵
抗素子形成領域およびメモリセル形成領域等）を区画す
る。次に、素子形成領域の表面に薄い二酸化シリコン膜
２２を形成する。次に、コレクタ領域上と、Ｔ３，Ｔ４
のソース・ドレイン領域の一方につながる第一のＮ型拡
散層を形成する領域上の薄い二酸化シリコン膜２２を選
択除去し、拡散法によりリンを添加した多結晶シリコン
層を主表面に被着形成させパターニングしてコレクタ領
域上にコレクタ電極４を、メモリセル形成領域上にＴ
１，Ｔ２のゲート電極２３，ワード線２４（Ｔ３，Ｔ４
のゲート電極を兼ねる）を形成する。
【００２２】このとき、薄い二酸化シリコン膜２２を選
択除去したＮ型エピタキシャル層２とＰ型ウェル層２１
中にリンを拡散し、第一のＮ型拡散層５をそれぞれ形成
する。次に、イオン注入法によりベース領域としてＰ型
拡散層６およびＭＯＳトランジスタのドレイン・ソース
拡散層領域として第三のＮ型拡散層２５を選択形成す
る。
択除去したＮ型エピタキシャル層２とＰ型ウェル層２１
中にリンを拡散し、第一のＮ型拡散層５をそれぞれ形成
する。次に、イオン注入法によりベース領域としてＰ型
拡散層６およびＭＯＳトランジスタのドレイン・ソース
拡散層領域として第三のＮ型拡散層２５を選択形成す
る。
【００２３】次いで、主表面に第二の二酸化シリコン膜
７を被着形成し、エミッタ拡散層形成領域とゲート電極
２３の一部を表出させるよう第二の二酸化シリコン膜７
に開孔を選択的に形成する。次に、主表面に多結晶シリ
コン膜９を被着形成し、パターニンングしてエミッタ電
極９Ｅを形成する。このとき、多結晶シリコン膜抵抗素
子、メモリセルの負荷抵抗Ｒ１，Ｒ２を形成するための
多結晶シリコン膜を残しておく。次にこれらの多結晶シ
リコン膜８表面を薄く酸化したあと多結晶シリコン膜抵
抗素子と負荷抵抗Ｒ１を形成するための多結晶シリコン
膜の表面を選択酸化するため窒化シリコン膜を選択形成
し、多結晶シリコン膜を選択酸化させ、第三の二酸化シ
リコン膜１２Ａ１，１２Ａ２を形成する。この結果、多
結晶シリコン膜抵抗素子と負荷抵抗Ｒ１，Ｒ２となる多
結晶シリコン膜に、膜厚の薄い抵抗体部９ＲＡ１，９Ｒ
Ａ２が形成される。次いで、窒化シリコン膜を全面除去
し、主表面上にヒ素を拡散してエミッタ拡散層となる第
二のＮ型拡散層１３を形成する。また抵抗素子の端子部
９Ｔ１，９Ｔ２が形成される。ここで、本発明の第一実
施例とは異なり、多結晶シリコン膜９はすでにパターニ
ングされているため第三の二酸化シリコン膜１２Ａ１，
１２Ａ２は除去する必要がない。
７を被着形成し、エミッタ拡散層形成領域とゲート電極
２３の一部を表出させるよう第二の二酸化シリコン膜７
に開孔を選択的に形成する。次に、主表面に多結晶シリ
コン膜９を被着形成し、パターニンングしてエミッタ電
極９Ｅを形成する。このとき、多結晶シリコン膜抵抗素
子、メモリセルの負荷抵抗Ｒ１，Ｒ２を形成するための
多結晶シリコン膜を残しておく。次にこれらの多結晶シ
リコン膜８表面を薄く酸化したあと多結晶シリコン膜抵
抗素子と負荷抵抗Ｒ１を形成するための多結晶シリコン
膜の表面を選択酸化するため窒化シリコン膜を選択形成
し、多結晶シリコン膜を選択酸化させ、第三の二酸化シ
リコン膜１２Ａ１，１２Ａ２を形成する。この結果、多
結晶シリコン膜抵抗素子と負荷抵抗Ｒ１，Ｒ２となる多
結晶シリコン膜に、膜厚の薄い抵抗体部９ＲＡ１，９Ｒ
Ａ２が形成される。次いで、窒化シリコン膜を全面除去
し、主表面上にヒ素を拡散してエミッタ拡散層となる第
二のＮ型拡散層１３を形成する。また抵抗素子の端子部
９Ｔ１，９Ｔ２が形成される。ここで、本発明の第一実
施例とは異なり、多結晶シリコン膜９はすでにパターニ
ングされているため第三の二酸化シリコン膜１２Ａ１，
１２Ａ２は除去する必要がない。
【００２４】次いで、本発明の第一実施例と同様に、主
表面上にＢＰＳＧからなる層間絶縁膜１４を被着形成
し、層間絶縁膜１４にコンタクト開孔部を表出させ、次
に主表面上にアルミニウム合金膜１５を被着させ、選択
的にパターニングして電極１５ＴＡ，１５Ｔ２等を形成
する。以上、説明したように本発明の第二実施例によれ
ば、多結晶シリコン膜抵抗素子とメモリセルの負荷抵抗
Ｒ１，Ｒ２を構成する多結晶シリコン膜は、同時被着さ
れたエミッタ電極９Ｅとメモリセルの電源線Ｖｃｃを構
成する多結晶シリコン膜に比べ、１／２〜１／４倍に薄
膜化されている。したがって、エミッタ電極９とメモリ
セルの電源線Ｖｃｃを同時にヒ素を添加した厚い多結晶
シリコン膜によりバイポーラ・トランジスタおよびメモ
リセルの性能安定化を維持し、かつ多結晶シリコン膜抵
抗素子とメモリセルの負荷抵抗Ｒ１，Ｒ２を同時に１／
２〜１／４倍薄膜化された多結晶シリコン膜とすること
により高抵抗値を実現でき、さらに抵抗長を短縮でき
る。
表面上にＢＰＳＧからなる層間絶縁膜１４を被着形成
し、層間絶縁膜１４にコンタクト開孔部を表出させ、次
に主表面上にアルミニウム合金膜１５を被着させ、選択
的にパターニングして電極１５ＴＡ，１５Ｔ２等を形成
する。以上、説明したように本発明の第二実施例によれ
ば、多結晶シリコン膜抵抗素子とメモリセルの負荷抵抗
Ｒ１，Ｒ２を構成する多結晶シリコン膜は、同時被着さ
れたエミッタ電極９Ｅとメモリセルの電源線Ｖｃｃを構
成する多結晶シリコン膜に比べ、１／２〜１／４倍に薄
膜化されている。したがって、エミッタ電極９とメモリ
セルの電源線Ｖｃｃを同時にヒ素を添加した厚い多結晶
シリコン膜によりバイポーラ・トランジスタおよびメモ
リセルの性能安定化を維持し、かつ多結晶シリコン膜抵
抗素子とメモリセルの負荷抵抗Ｒ１，Ｒ２を同時に１／
２〜１／４倍薄膜化された多結晶シリコン膜とすること
により高抵抗値を実現でき、さらに抵抗長を短縮でき
る。
【００２５】
【発明の効果】以上、説明したように本発明によれば、
多結晶シリコン膜の選択酸化を利用してバイポーラ・ト
ランジスタのエミッタ電極と同時に被着された多結晶シ
リコン膜の高抵抗化が可能となるので、マスク工程を増
加することなくバイポーラ・トランジスタの性能安定化
を維持し、多結晶シリコン膜抵抗素子の高抵抗化および
微細化を達成できるので、バイポーラ・トランジスタと
多結晶シリコン膜抵抗素子とを有する半導体集積回路の
高集積化を図ることができる効果がある。
多結晶シリコン膜の選択酸化を利用してバイポーラ・ト
ランジスタのエミッタ電極と同時に被着された多結晶シ
リコン膜の高抵抗化が可能となるので、マスク工程を増
加することなくバイポーラ・トランジスタの性能安定化
を維持し、多結晶シリコン膜抵抗素子の高抵抗化および
微細化を達成できるので、バイポーラ・トランジスタと
多結晶シリコン膜抵抗素子とを有する半導体集積回路の
高集積化を図ることができる効果がある。
【図１】本発明の半導体集積回路装置の第一実施例につ
いてその製造工程に沿って説明するための（ａ）〜
（ｃ）に分図して示す工程順断面図である。
いてその製造工程に沿って説明するための（ａ）〜
（ｃ）に分図して示す工程順断面図である。
【図２】本発明の半導体集積回路装置の第二実施例の要
部をバイポーラ部（図２（ａ））とメモリセル部（図２
（ｂ））とに分けて示す断面図である。
部をバイポーラ部（図２（ａ））とメモリセル部（図２
（ｂ））とに分けて示す断面図である。
【図３】本発明の第二実施例におけるＳＲＡＭメモリセ
ルの回路図である。
ルの回路図である。
【図４】従来の半導体集積回路装置の一例についてその
製造工程に沿って説明するための（ａ）〜（ｃ）に分図
して示す工程順断面図である。
製造工程に沿って説明するための（ａ）〜（ｃ）に分図
して示す工程順断面図である。
１ Ｐ型単結晶シリコン基体 ２ Ｎ型エピタキシャル層 ３ 厚い第一の二酸化シリコン膜 ４ コレクタ電極 ５ 第一のＮ型拡散層 ６ Ｐ型拡散層 ７ 第二の二酸化シリコン膜 ８ 開孔 ９ 多結晶シリコン膜 ９Ｅ エミッタ電極 ９ＲＡ，９ＲＡ１，９ＲＡ２ 抵抗体部 ９ＴＡ，９Ｔ１，９Ｔ２ 端子部 １０ 窒化シリコン膜 １１ 開孔 １２ 第三の二酸化シリコン膜 １３ 第二のＮ型拡散層 １４ 層間絶縁膜 １５ アルミニウム合金膜 １５Ｂ ベース電極配線 １５Ｅ 第三の二酸化シリコン膜 ２１ Ｐ型ウェル層 ２２ 薄い二酸化シリコン膜 ２３ ゲート電極 ２４ ワード線 ２５ 第三のＮ型拡散層 Ｒ１，Ｒ２ メモリセルの負荷抵抗 Ｖｃｃ メモリセルの電源線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/102 7210−4Ｍ Ｈ０１Ｌ 27/10 ３９１
Claims (2)
- 【請求項１】 半導体基板表面部に選択的に形成された
一導電型拡散層からなるエミッタ領域および前記半導体
基板表面を覆い前記エミッタ領域上に開孔を有する絶縁
膜の前記開孔部で前記エミッタ領域に接触する一導電型
多結晶シリコン膜からなるエミッタ電極を含むバイポー
ラ・トランジスタと、前記絶縁膜を選択的に被覆する多
結晶シリコン膜抵抗素子とを含み、前記多結晶シリコン
膜抵抗素子が前記一導電型多結晶シリコン膜と実質的に
同一厚さの他の多結晶シリコン膜からなる端子部と前記
端子部より薄い多結晶シリコン抵抗体部とを有すること
を特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板の表面部に選択的に絶縁分離
構造体を形成して素子形成領域を区画した後、全面に絶
縁膜を堆積する工程と、前記絶縁膜の所定個所に開孔を
設けて前記素子形成領域のうちバイポーラ・トランジス
タ形成領域の表面を露出させる工程と、多結晶シリコン
膜を全面に堆積した後、選択的に酸化シリコン膜を形成
して厚さを薄くし、一導電型不純物イオンを前記酸化シ
リコン膜をマスクにして前記多結晶シリコン膜に注入
し、パターニングを行ない前記開口部とその近傍および
前記酸化シリコン膜直下部を含む部分にそれぞれ一導電
型多結晶シリコン膜からなるエミッタ電極および多結晶
シリコン膜抵抗素子を形成する工程とを有することを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191502A JPH0745732A (ja) | 1993-08-03 | 1993-08-03 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191502A JPH0745732A (ja) | 1993-08-03 | 1993-08-03 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745732A true JPH0745732A (ja) | 1995-02-14 |
Family
ID=16275722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191502A Pending JPH0745732A (ja) | 1993-08-03 | 1993-08-03 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745732A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156520A (ja) * | 2012-03-12 | 2012-08-16 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1993
- 1993-08-03 JP JP5191502A patent/JPH0745732A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156520A (ja) * | 2012-03-12 | 2012-08-16 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001003 |