JP3066041B2 - 高い抵抗性の無定形シリコン抵抗器を含む集積回路を形成する方法 - Google Patents
高い抵抗性の無定形シリコン抵抗器を含む集積回路を形成する方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は集積回路に関連し、より詳細には進歩したケ
イ化物化BiCMOS工程、または進歩したケイ化物化CMOSで
の使用に適したギガオーム負荷抵抗器に関連する。
イ化物化BiCMOS工程、または進歩したケイ化物化CMOSで
の使用に適したギガオーム負荷抵抗器に関連する。
従来の技術及び問題点 多くの集積回路の応用例において、高い抵抗性の負荷
が回路を構成するのに必要とされている。その様な例の
一つは、スタティックRAM（SRAM）回路である。特に重
要なことに、トランジスタが４個で抵抗器が２個のSRAM
セル（4T−2Rセル）は、ギガオームの範囲の抵抗性の負
荷を必要とする。
が回路を構成するのに必要とされている。その様な例の
一つは、スタティックRAM（SRAM）回路である。特に重
要なことに、トランジスタが４個で抵抗器が２個のSRAM
セル（4T−2Rセル）は、ギガオームの範囲の抵抗性の負
荷を必要とする。
ギガオームの範囲の抵抗性の負荷は、製造が困難であ
る。ギガオーム抵抗性負荷を形成する方法の一つは、負
荷抵抗器を形成するためだけのポリシリコン被着を必要
とする。従って、少なくとも一個のマスキング段階を含
む幾つかの段階が、ギガオーム抵抗器の形成のみに必要
とされる。概して、各々のマスキング段階により製造工
程の複雑さが増し、またミスアライメントの可能性が増
えるので、歩留りが減少する。このように複雑さが増す
ことは、SRAMメモリ・セルのような高密度回路で特に問
題である。
る。ギガオーム抵抗性負荷を形成する方法の一つは、負
荷抵抗器を形成するためだけのポリシリコン被着を必要
とする。従って、少なくとも一個のマスキング段階を含
む幾つかの段階が、ギガオーム抵抗器の形成のみに必要
とされる。概して、各々のマスキング段階により製造工
程の複雑さが増し、またミスアライメントの可能性が増
えるので、歩留りが減少する。このように複雑さが増す
ことは、SRAMメモリ・セルのような高密度回路で特に問
題である。
しばしばメモリ・セル・アレーは、一個の集積回路に
全てのバイポーラまたは全てのCMOS装置を与えるCMOSま
たはバイポーラ工程を用いて形成される。BiCMOS工程
は、バイポーラのみまたはCMOSのみの工程よりも、段階
の数においてそれほど能率的でない傾向にある。従っ
て、BiCMOS工程においては、回路の製造を最善にするた
めに、段階の数とマスクの数を減らすことが特に重要で
ある。
全てのバイポーラまたは全てのCMOS装置を与えるCMOSま
たはバイポーラ工程を用いて形成される。BiCMOS工程
は、バイポーラのみまたはCMOSのみの工程よりも、段階
の数においてそれほど能率的でない傾向にある。従っ
て、BiCMOS工程においては、回路の製造を最善にするた
めに、段階の数とマスクの数を減らすことが特に重要で
ある。
従って、特にBiCMOS工程と関連して、段階の追加が最
少限で済む高い抵抗性の負荷を提供する必要性が生じて
いる。
少限で済む高い抵抗性の負荷を提供する必要性が生じて
いる。
問題点を解決するための手段及び作用 本発明によると、ギガオームの範囲の抵抗器を含む集
積回路が提供され、これは従来の集積回路に携わる欠点
を実質的に取除くか、または防ぐ。
積回路が提供され、これは従来の集積回路に携わる欠点
を実質的に取除くか、または防ぐ。
本発明の第一の実施例では、第一の導電性の層が、半
導体基板上に被着される。第一の層はエッチングされ、
キャパシタの第一の極板と、MOSトランジスタのゲ−ト
を形成する。誘電体層が第一の導電性の層の上に置か
れ、高い抵抗値を有する第二の層が誘電体層の上に置か
れる。第二の層の部分が取除かれ、キャパシタの第二の
極板と、抵抗器の基体を定める。第二の導電性の層はま
た、ヒュ−ズを定めるのにも使用され得る。好ましい実
施例では、第一の導電性の層はポリシリコン層を含み、
第二の導電性の層は無定形（アモルファス）シリコンの
層を含む。
導体基板上に被着される。第一の層はエッチングされ、
キャパシタの第一の極板と、MOSトランジスタのゲ−ト
を形成する。誘電体層が第一の導電性の層の上に置か
れ、高い抵抗値を有する第二の層が誘電体層の上に置か
れる。第二の層の部分が取除かれ、キャパシタの第二の
極板と、抵抗器の基体を定める。第二の導電性の層はま
た、ヒュ−ズを定めるのにも使用され得る。好ましい実
施例では、第一の導電性の層はポリシリコン層を含み、
第二の導電性の層は無定形（アモルファス）シリコンの
層を含む。
本発明のこの実施例により、ギガオームの範囲の抵抗
器が、一個のマスキング段階の追加で、集積回路に提供
され得るという利点が提供される。更に、PtSiショット
キ・ダイオードが、マスキング・レベルを追加せずに、
前述の段階と関連して製造され得る。
器が、一個のマスキング段階の追加で、集積回路に提供
され得るという利点が提供される。更に、PtSiショット
キ・ダイオードが、マスキング・レベルを追加せずに、
前述の段階と関連して製造され得る。
本発明の第二の実施例では、複数の装置が半導体基板
に形成される。絶縁層が装置上に被着され、無定形シリ
コンのような高い抵抗性の層が絶縁層上に形成される。
抵抗器の基体は酸化物層を用いてマスクされ、一個また
はそれ以上の金属層が無定形シリコン上に置かれる。装
置に接触する窓が、無定形シリコン層と絶縁層を介して
形成される。この後リ−ド部と抵抗器は、金属層と無定
形シリコン層の部分を除去することで定められる。
に形成される。絶縁層が装置上に被着され、無定形シリ
コンのような高い抵抗性の層が絶縁層上に形成される。
抵抗器の基体は酸化物層を用いてマスクされ、一個また
はそれ以上の金属層が無定形シリコン上に置かれる。装
置に接触する窓が、無定形シリコン層と絶縁層を介して
形成される。この後リ−ド部と抵抗器は、金属層と無定
形シリコン層の部分を除去することで定められる。
本発明のこの実施例により、高い値の抵抗器が一個の
マスキング段階で提供され得るという、技術的な利点が
提供される。更に本発明のこの実施例は、装置の形成後
の高温サイクルを回避する。
マスキング段階で提供され得るという、技術的な利点が
提供される。更に本発明のこの実施例は、装置の形成後
の高温サイクルを回避する。
本発明とその利点がより良く理解されるよう、図面と
共に以下の説明を参照されたい。
共に以下の説明を参照されたい。
実施例 本発明の好ましい実施例は、第１図乃至第２図を参照
にして良く理解されよう。図面において同一の対応する
箇所には、同一の参照番号が用いられる。
にして良く理解されよう。図面において同一の対応する
箇所には、同一の参照番号が用いられる。
第1a図は、第一の工程段階の後の本発明の断面側面図
を示す。Ｐウェル10とＮウェル12は、典型的にＰ型シリ
コン基板である基板14の中で、Ｐ＋埋込み領域15a及び
Ｎ＋埋込み領域15bの上に形成される。フィールド酸化
物領域16a−ｆが、窒化物マスクを介して基板14の部分
を露出し、基板を高温酸化サイクルにさらすことにより
形成される。フィールド酸化物領域はNMOSトランジスタ
17a、PMOSトランジスタ17b、キャパシタ17c、ショット
キ・ダイオード17d、抵抗器17e、ヒューズ17f、及びバ
イポーラ・トランジスタ17gの領域を定める。窒化物層
はその後取除かれ、ゲート酸化物18がフィ−ルド酸化物
領域16a−ｂの間に形成され、また薄いポリシリコン層
が被着される。バイポ−ラ・トランジスタ17gのベース
領域19は、適切なドーパントの注入と拡散で形成され
る。窓21が、ベース領域19上でポリシリコン層に形成さ
れる。別のポリシリコン層が、第一のポリシリコン層と
フィールド酸化物領域16の上に形成される。ポリシリコ
ン層はその後ドーピングされ、エッチングされて、NMOS
トランジスタのゲ−ト20と、PMOSトランジスタのゲート
22と、バイポーラ・トランジスタのポリ・エミッタ23
と、キャパシタの第一の極板24を形成する。
を示す。Ｐウェル10とＮウェル12は、典型的にＰ型シリ
コン基板である基板14の中で、Ｐ＋埋込み領域15a及び
Ｎ＋埋込み領域15bの上に形成される。フィールド酸化
物領域16a−ｆが、窒化物マスクを介して基板14の部分
を露出し、基板を高温酸化サイクルにさらすことにより
形成される。フィールド酸化物領域はNMOSトランジスタ
17a、PMOSトランジスタ17b、キャパシタ17c、ショット
キ・ダイオード17d、抵抗器17e、ヒューズ17f、及びバ
イポーラ・トランジスタ17gの領域を定める。窒化物層
はその後取除かれ、ゲート酸化物18がフィ−ルド酸化物
領域16a−ｂの間に形成され、また薄いポリシリコン層
が被着される。バイポ−ラ・トランジスタ17gのベース
領域19は、適切なドーパントの注入と拡散で形成され
る。窓21が、ベース領域19上でポリシリコン層に形成さ
れる。別のポリシリコン層が、第一のポリシリコン層と
フィールド酸化物領域16の上に形成される。ポリシリコ
ン層はその後ドーピングされ、エッチングされて、NMOS
トランジスタのゲ−ト20と、PMOSトランジスタのゲート
22と、バイポーラ・トランジスタのポリ・エミッタ23
と、キャパシタの第一の極板24を形成する。
厚さが約100−150オングストロ−ムである薄い酸化物
層26が、構造上に形成される。薄い窒化物層28が、薄い
酸化物層26の上に被着される。無定形シリコン層が構造
上に形成され、その後エッチングされて、ヒューズ基体
30、負荷抵抗器基体32、及びキャパシタ17cの第二の極
板を形成する。代替の実施例では、酸化物層26と窒化物
層28が純粋な酸化物層に置換えられる。
層26が、構造上に形成される。薄い窒化物層28が、薄い
酸化物層26の上に被着される。無定形シリコン層が構造
上に形成され、その後エッチングされて、ヒューズ基体
30、負荷抵抗器基体32、及びキャパシタ17cの第二の極
板を形成する。代替の実施例では、酸化物層26と窒化物
層28が純粋な酸化物層に置換えられる。
第1b図は、第二の工程段階の後の本発明の第一の実施
例を示す。ウェット・エッチが用いられ、無定形シリコ
ンで覆われていない箇所、即ち負荷抵抗器基体32、ヒュ
ーズ基体30、及び第二の極板34の下以外の酸化物層26及
び窒化物層28を取除く。選択的に、酸化物層と窒化物層
は残され、側壁スペーサに組入れられ得る（以下にて説
明）。および2500オングストロームの酸化物層36が、好
ましくはTEOS酸化物を用いて構造上に形成される。フォ
トレジスト・マスク38がこの構造上に形成され、NMOSト
ランジスタ17aのソ−ス／ドレイン領域、キャパシタ上
部極板34、ヒューズ30の上部領域40、及びバイポーラ・
トランジスタのコレクタ41を露出するようなパタ−ン処
理される。選択的に、抵抗器32の上部領域は露出され得
る。
例を示す。ウェット・エッチが用いられ、無定形シリコ
ンで覆われていない箇所、即ち負荷抵抗器基体32、ヒュ
ーズ基体30、及び第二の極板34の下以外の酸化物層26及
び窒化物層28を取除く。選択的に、酸化物層と窒化物層
は残され、側壁スペーサに組入れられ得る（以下にて説
明）。および2500オングストロームの酸化物層36が、好
ましくはTEOS酸化物を用いて構造上に形成される。フォ
トレジスト・マスク38がこの構造上に形成され、NMOSト
ランジスタ17aのソ−ス／ドレイン領域、キャパシタ上
部極板34、ヒューズ30の上部領域40、及びバイポーラ・
トランジスタのコレクタ41を露出するようなパタ−ン処
理される。選択的に、抵抗器32の上部領域は露出され得
る。
TEOS酸化物層36はエッチングされて、NMOSゲート20、
キャパシタの第一の極板24と第二の極板34、及びヒュー
ズ30に側壁スペーサ42を形成する。Ｎ＋注入が行われ、
Ｎ＋ソース／ドレイン領域44とヒューズ上部40を形成す
る。この後マスク38は取除かれる。
キャパシタの第一の極板24と第二の極板34、及びヒュー
ズ30に側壁スペーサ42を形成する。Ｎ＋注入が行われ、
Ｎ＋ソース／ドレイン領域44とヒューズ上部40を形成す
る。この後マスク38は取除かれる。
第1c図は第三の工程段階の後の、本発明の第一の実施
例の側面断面図を示す。マスク38はフォトレジスト・エ
ッチを用いて構造から取除かれ、第二のマスク46が構造
上に形成されて、PMOSトランジスタのＰ＋ソース／ドレ
イン48、ポリ・エミッタ23、バイポーラ・トランジスタ
17gのエクストリンシック・ベース49、及び負荷抵抗器3
2の上部領域52は露出される。TEOS酸化物層36の残りの
部分は、異方性エッチを用いて取除かれ、よって側壁ス
ペーサ50が形成される。Ｐ＋ソース／ドレイン注入が行
われ、ソース／ドレイン領域48、負荷抵抗器32上にＰ＋
上部領域52、及びバイポーラ・トランジスタ17gのエク
ストリンシック・ベースが形成される。
例の側面断面図を示す。マスク38はフォトレジスト・エ
ッチを用いて構造から取除かれ、第二のマスク46が構造
上に形成されて、PMOSトランジスタのＰ＋ソース／ドレ
イン48、ポリ・エミッタ23、バイポーラ・トランジスタ
17gのエクストリンシック・ベース49、及び負荷抵抗器3
2の上部領域52は露出される。TEOS酸化物層36の残りの
部分は、異方性エッチを用いて取除かれ、よって側壁ス
ペーサ50が形成される。Ｐ＋ソース／ドレイン注入が行
われ、ソース／ドレイン領域48、負荷抵抗器32上にＰ＋
上部領域52、及びバイポーラ・トランジスタ17gのエク
ストリンシック・ベースが形成される。
第1d図は第四の工程段階の後の、本発明の第一の実施
例の断面側面図を示す。マスク46を取除いた後、露出さ
れたシリコン及びポリシリコンの表面は、典型的にチタ
ンのような金属層を被着し、金属層を焼結し、また余分
な金属を剥がすことで、ケイ化物化される。ケイ化物化
領域54はよってＮ＋ソース／ドレイン領域44、Ｐ＋ソー
ス／ドレイン領域48、ポリ・エミッタ23、コレクタ41、
及びバイポーラ・トランジスタのエクストリンシック・
ベース49、キャパシタの第一の極板24及び第二の極板3
4、抵抗器上部52、及びヒューズ上部40上に形成され
る。TEOS層36の残りの部分が、負荷抵抗器基体32、ヒュ
ーズ30、またPtSiショットキ・ダイオードの形成に取っ
て置かれたモート領域56を覆うことに留意されたい。厚
い酸化物層58が構造上に形成され、また選択的に平坦化
され、後続する金属処置に平坦な表面を提供する。
例の断面側面図を示す。マスク46を取除いた後、露出さ
れたシリコン及びポリシリコンの表面は、典型的にチタ
ンのような金属層を被着し、金属層を焼結し、また余分
な金属を剥がすことで、ケイ化物化される。ケイ化物化
領域54はよってＮ＋ソース／ドレイン領域44、Ｐ＋ソー
ス／ドレイン領域48、ポリ・エミッタ23、コレクタ41、
及びバイポーラ・トランジスタのエクストリンシック・
ベース49、キャパシタの第一の極板24及び第二の極板3
4、抵抗器上部52、及びヒューズ上部40上に形成され
る。TEOS層36の残りの部分が、負荷抵抗器基体32、ヒュ
ーズ30、またPtSiショットキ・ダイオードの形成に取っ
て置かれたモート領域56を覆うことに留意されたい。厚
い酸化物層58が構造上に形成され、また選択的に平坦化
され、後続する金属処置に平坦な表面を提供する。
第1e図は第五の工程段階の後の、本発明の断面側面図
を示す。厚い酸化物層58を平坦化した後、ショットキ・
ダイオード用の窓の62も含めて、窓60が厚い酸化物層58
に開かれる。白金被着が行われ、次に焼結及び余分な白
金が取除かれる。PtSi領域は全ての窓の底に形成され
る。図解のため、ショットキ窓62の底のPtSi領域64のみ
を示す。この後、金属処理層66及び68が構造上に被着さ
れ、相互接続部を形成する。好ましい実施例では、金属
処理層66はTiW層を含み、層68はAlCu層を含む。金属処
理層66及び68はパターン処理され、エッチングされて、
リード部を形成する。
を示す。厚い酸化物層58を平坦化した後、ショットキ・
ダイオード用の窓の62も含めて、窓60が厚い酸化物層58
に開かれる。白金被着が行われ、次に焼結及び余分な白
金が取除かれる。PtSi領域は全ての窓の底に形成され
る。図解のため、ショットキ窓62の底のPtSi領域64のみ
を示す。この後、金属処理層66及び68が構造上に被着さ
れ、相互接続部を形成する。好ましい実施例では、金属
処理層66はTiW層を含み、層68はAlCu層を含む。金属処
理層66及び68はパターン処理され、エッチングされて、
リード部を形成する。
本発明は従来の技術に比べて、幾つかの重要な利点を
提供する。負荷抵抗器、キャパシタ、及びヒューズの形
成では、無定形シリコン層をパターン処理するためのマ
スキング・レベルが一つだけ追加されれば良い。PtSiシ
ョットキ・ダイオードは、マスキング・レベルを追加す
ることなしに製造される。負荷抵抗器基体32、ポリシリ
コン・ヒューズ・ネック30、及びショットキ・ダイオー
ド・モードを覆う酸化物層36は、これらの領域でのケイ
化物の形成を妨げる。
提供する。負荷抵抗器、キャパシタ、及びヒューズの形
成では、無定形シリコン層をパターン処理するためのマ
スキング・レベルが一つだけ追加されれば良い。PtSiシ
ョットキ・ダイオードは、マスキング・レベルを追加す
ることなしに製造される。負荷抵抗器基体32、ポリシリ
コン・ヒューズ・ネック30、及びショットキ・ダイオー
ド・モードを覆う酸化物層36は、これらの領域でのケイ
化物の形成を妨げる。
説明されてきた実施例では、抵抗器上部52はＰ＋に、
ヒューズ上部40はＮ＋にそれぞれドーピングされたが、
どちらのドーピングの型も望ましいものとして使用され
得ることに留意されたい。
ヒューズ上部40はＮ＋にそれぞれドーピングされたが、
どちらのドーピングの型も望ましいものとして使用され
得ることに留意されたい。
第2a図乃至第2c図は、本発明の第二の実施例を示す。
第2a図は第一の工程段階の後の、本発明の第二の実施例
の側面断面図を示す。図解のため工程は、NMOSトランジ
スタ70、NPNバイポーラ・トランジスタ71、及びギガオ
ーム負荷抵抗器72の製造と関連して示される。NMOSトラ
ンジスタ70は、標準的な工程技術を用いて製造される。
要するに、フィールド酸化物領域74は、基板76に置かれ
たＰウェル75aとＮウェル75bに形成される。Ｐウェル75
aはＰ＋埋込み領域77a上に、またＮウェル75bはＮ＋埋
込み領域77b上にそれぞれ形成される。ゲ−ト酸化物層7
8とポリシリコン層80が構造上に形成され、パターン処
理及びエッチングされて、MOSトランジスタのゲート、
及びバイポ−ラ・トランジスタ71のポリシリコン・エミ
ッタを定める。酸化物層が構造上に被着され、後にエッ
チングされて側壁スペ−サ領域82を形成する。Ｎ＋拡散
領域84が基板76に注入され、MOSトランジスタのソース
／ドレインと、バイポーラ・トランジスタのコレクタ領
域を形成する。ケイ化物領域86が拡散領域84とゲ−ト80
の上に形成され、低抵抗コンタクトを提供する。望まれ
るならば、絶縁層88が構造上に形成され、平坦化され
る。バイポーラ・トランジスタ71のエクストリンシック
・ベース89が、第1a図乃至第1e図と関連して概説された
ように、他の段階と共に形成される。
第2a図は第一の工程段階の後の、本発明の第二の実施例
の側面断面図を示す。図解のため工程は、NMOSトランジ
スタ70、NPNバイポーラ・トランジスタ71、及びギガオ
ーム負荷抵抗器72の製造と関連して示される。NMOSトラ
ンジスタ70は、標準的な工程技術を用いて製造される。
要するに、フィールド酸化物領域74は、基板76に置かれ
たＰウェル75aとＮウェル75bに形成される。Ｐウェル75
aはＰ＋埋込み領域77a上に、またＮウェル75bはＮ＋埋
込み領域77b上にそれぞれ形成される。ゲ−ト酸化物層7
8とポリシリコン層80が構造上に形成され、パターン処
理及びエッチングされて、MOSトランジスタのゲート、
及びバイポ−ラ・トランジスタ71のポリシリコン・エミ
ッタを定める。酸化物層が構造上に被着され、後にエッ
チングされて側壁スペ−サ領域82を形成する。Ｎ＋拡散
領域84が基板76に注入され、MOSトランジスタのソース
／ドレインと、バイポーラ・トランジスタのコレクタ領
域を形成する。ケイ化物領域86が拡散領域84とゲ−ト80
の上に形成され、低抵抗コンタクトを提供する。望まれ
るならば、絶縁層88が構造上に形成され、平坦化され
る。バイポーラ・トランジスタ71のエクストリンシック
・ベース89が、第1a図乃至第1e図と関連して概説された
ように、他の段階と共に形成される。
絶縁層88の平坦化の後、無定形シリコン層90が絶縁層
88上に形成される。無定形シリコン層90は約1500−2500
のオングストロームである。無定形シリコン層90の抵抗
値は、注入で調整される。
88上に形成される。無定形シリコン層90は約1500−2500
のオングストロームである。無定形シリコン層90の抵抗
値は、注入で調整される。
厚さが約1000−2000オングストロームの薄い酸化物マ
スキング層92が、無定形シリコン層90上に形成される。
フォトレジスト・マスクが酸化物層92上にパターン処理
され、薄い酸化物層92にエッチングがなされ、無定形層
90で止まる。この後、フォトレジスト・マスク94は取除
かれる。
スキング層92が、無定形シリコン層90上に形成される。
フォトレジスト・マスクが酸化物層92上にパターン処理
され、薄い酸化物層92にエッチングがなされ、無定形層
90で止まる。この後、フォトレジスト・マスク94は取除
かれる。
第2b図では、露出された無定形シリコンが、Ｐ＋また
はＮ＋のドーパントでドーピングされ、抵抗器上部96を
形成する。望ましいならば、露出した無定形シリコンは
また、白金または他の金属でケイ化物化され得る。酸化
物層92はその下の無定形シリコンを、注入及びケイ化物
形成からマスクする。マスキング層98が構造上に形成さ
れ、コンタクト用の窓100を定め、構造の露出した部分
はエッチングされる。
はＮ＋のドーパントでドーピングされ、抵抗器上部96を
形成する。望ましいならば、露出した無定形シリコンは
また、白金または他の金属でケイ化物化され得る。酸化
物層92はその下の無定形シリコンを、注入及びケイ化物
形成からマスクする。マスキング層98が構造上に形成さ
れ、コンタクト用の窓100を定め、構造の露出した部分
はエッチングされる。
第2c図では、マスキング層98が取除かれ、金属層102
及び104が構造上に形成される。好ましい実施例では、
金属層102はTiWを含み、金属層104はAlCuを含む。マス
ク106が第二の金属層104の上に形成され、装置へのリー
ド部108を定める。露出した金属層102と104、及び無定
形シリコン層90を取除いた後、抵抗器72が定められる。
及び104が構造上に形成される。好ましい実施例では、
金属層102はTiWを含み、金属層104はAlCuを含む。マス
ク106が第二の金属層104の上に形成され、装置へのリー
ド部108を定める。露出した金属層102と104、及び無定
形シリコン層90を取除いた後、抵抗器72が定められる。
本発明のこの実施例では、負荷抵抗器72の基体を覆う
酸化物をパターン処理するのに、マスキング・レベルが
一つのみ追加されれば良い。負荷抵抗器上部はＮ＋また
はＰ＋に所望にドーピングでき、また選択的にケイ化物
化もできる。更に無定形シリコン・ヒューズは、この方
法を用いて製造され得る。この方法の重要の利点は、抵
抗器が高温サイクルなしに製造され得ることである。明
らかに無定形シリコン層は、スパッタリングまたは低温
CVDで形成できる。
酸化物をパターン処理するのに、マスキング・レベルが
一つのみ追加されれば良い。負荷抵抗器上部はＮ＋また
はＰ＋に所望にドーピングでき、また選択的にケイ化物
化もできる。更に無定形シリコン・ヒューズは、この方
法を用いて製造され得る。この方法の重要の利点は、抵
抗器が高温サイクルなしに製造され得ることである。明
らかに無定形シリコン層は、スパッタリングまたは低温
CVDで形成できる。
本発明を詳細に説明してきたが、特許請求の範囲によ
り定められる発明の範囲を逸脱せずに、変更や修正が成
され得ることを理解されたい。
り定められる発明の範囲を逸脱せずに、変更や修正が成
され得ることを理解されたい。
以上の説明に関連して更に以下の項を開示する。
（１）集積回路において、 基板を含み、 前記基板上に置かれた第一の導電性の層を含み、前記
第一の層はキャパシタの第一の極板を形成し、 前記第一の極板上に置かれた誘電体層を含み、 前記基板上に置かれた第二の層を含み、前記第二の層
の第一の部分は前記第一の極板上に置かれ、前記誘電体
層によりそれから分離され、また、 前記第一の極板上に置かれた前記第二の層の前記第一
の部分は、前記第二の層の第二の部分から電気的に分離
され、前記第二の部分は抵抗器を定めることを含む集積
回路。
第一の層はキャパシタの第一の極板を形成し、 前記第一の極板上に置かれた誘電体層を含み、 前記基板上に置かれた第二の層を含み、前記第二の層
の第一の部分は前記第一の極板上に置かれ、前記誘電体
層によりそれから分離され、また、 前記第一の極板上に置かれた前記第二の層の前記第一
の部分は、前記第二の層の第二の部分から電気的に分離
され、前記第二の部分は抵抗器を定めることを含む集積
回路。
（２）（１）項に記載した集積回路において、前記第二
の層は無定形シリコンを含む。
の層は無定形シリコンを含む。
（３）（１）項に記載した集積回路において、前記第二
の層は更にヒューズを形成する第三の部分を含む。
の層は更にヒューズを形成する第三の部分を含む。
（４）（１）項に記載した集積回路は更に、前記第二の
層の前記第二の部分に形成された拡散領域を含む。
層の前記第二の部分に形成された拡散領域を含む。
（５）（１）項に記載した集積回路は更に、前記第一の
導電性の層から形成された一個またはそれ以上のMOSゲ
ート領域を含む。
導電性の層から形成された一個またはそれ以上のMOSゲ
ート領域を含む。
（６）（５）項に記載した集積回路は更に、前記第一の
導電性の層から形成されたエミッタを含む。
導電性の層から形成されたエミッタを含む。
（７）（５）項に記載した集積回路は更に、前記一個ま
たはそれ以上のゲートに隣接して形成されたMOS拡散領
域を含み、前記拡散領域は前記第二の層の前記拡散領域
と同時に形成される。
たはそれ以上のゲートに隣接して形成されたMOS拡散領
域を含み、前記拡散領域は前記第二の層の前記拡散領域
と同時に形成される。
（８）高い抵抗性の抵抗器を含む集積回路において、 基板を含み、 前記基板に形成された複数の装置を含み、 前記装置上に置かれた絶縁領域を含み、 前記絶縁層上に置かれた高抵抗層を含み、前記高抵抗
層の部分はドーピングされて、低抵抗領域を形成し、ま
た、 前記ドーピングされた部分上に置かれた導電性の層を
含む集積回路。
層の部分はドーピングされて、低抵抗領域を形成し、ま
た、 前記ドーピングされた部分上に置かれた導電性の層を
含む集積回路。
（９）（８）項に記載した集積回路において、前記高抵
抗層は無定形シリコンを含む。
抗層は無定形シリコンを含む。
（10）（８）項に記載した集積回路において、前記絶縁
層は平坦化された絶縁層を含む。
層は平坦化された絶縁層を含む。
（11）（10）項に記載した集積回路において、前記絶縁
層はプレーナ酸化物層を含む。
層はプレーナ酸化物層を含む。
（12）（８）項に記載した集積回路は更に、前記高抵抗
層のドーピングされていない部分上に形成されたマスク
領域を含む。
層のドーピングされていない部分上に形成されたマスク
領域を含む。
（13）高い抵抗性の抵抗器を含む集積回路を形成する方
法において、 基板上に第一の導電性の層を形成し、 前記第一の導電性の層の部分を取除き、キャパシタの
第一の電極を形成し、 前記第一の導電性の層上に誘電体層を形成し、 前記誘電体層の上に高い抵抗値を有する第二の導電性
の層を形成し、また、 前記第二の導電性の層の部分を取除き、前記キャパシ
タの第二の極板と、高い抵抗性の抵抗器の基体を定める
ことを含む方法。
法において、 基板上に第一の導電性の層を形成し、 前記第一の導電性の層の部分を取除き、キャパシタの
第一の電極を形成し、 前記第一の導電性の層上に誘電体層を形成し、 前記誘電体層の上に高い抵抗値を有する第二の導電性
の層を形成し、また、 前記第二の導電性の層の部分を取除き、前記キャパシ
タの第二の極板と、高い抵抗性の抵抗器の基体を定める
ことを含む方法。
（14）（13）項に記載した方法において、前記第二の導
電性の層の部分を取除く前記段階は更に、ヒューズを定
めることを含む。
電性の層の部分を取除く前記段階は更に、ヒューズを定
めることを含む。
（15）（13）項に記載した装置において、第二の導電性
の層を形成する前記段階は、前記誘電体層の上に無定形
シリコン層を形成することを含む。
の層を形成する前記段階は、前記誘電体層の上に無定形
シリコン層を形成することを含む。
（16）（13）項に記載した装置は更に、 前記抵抗器基体の部分をマスキングし、また、 前記キャパシタの前記第二の極板と、前記抵抗器基体
のマスクされていない部分を、ド−ピングする段階を含
む。
のマスクされていない部分を、ド−ピングする段階を含
む。
（17）（14）項に記載した装置は更に、 前記ヒュ−ズの部分をマスキングし、また、 前記第二の極板と、前記ヒューズのマスクされていな
い部分をドーピングする段階を含む。
い部分をドーピングする段階を含む。
（18）（17）項に記載した方法において前記ド−ピング
段階は、前記第二の極板と、前記ヒューズのマスクされ
ていない部分を、第一の導電型のド−パントでド−ピン
グすることを含み、更に、 前記ヒューズと前記第二の極板をマスキングし、ま
た、 前記抵抗器基体を、第二の導電型のドーパントでドー
ピングする段階を含む。
段階は、前記第二の極板と、前記ヒューズのマスクされ
ていない部分を、第一の導電型のド−パントでド−ピン
グすることを含み、更に、 前記ヒューズと前記第二の極板をマスキングし、ま
た、 前記抵抗器基体を、第二の導電型のドーパントでドー
ピングする段階を含む。
（19）（13）項に記載した方法は更に、ダイオードが形
成されるべき前記基板の部分上に、マスクを形成する段
階を含む。
成されるべき前記基板の部分上に、マスクを形成する段
階を含む。
（20）（19）項に記載した方法は更に、抵抗器の部分と
前記第二の極板をケイ化物化する段階を含み、前記基板
上のマスクは、前記基板の前記ダイオード部分上でのケ
イ化物化を妨げるよう動作可能である。
前記第二の極板をケイ化物化する段階を含み、前記基板
上のマスクは、前記基板の前記ダイオード部分上でのケ
イ化物化を妨げるよう動作可能である。
（21）（13）項に記載した方法において、前記第一の導
電性の層の部分を取除く前記段階は更に、一個またはそ
れ以上のMOSトランジスタにゲートを、また一個または
それ以上のバイポーラ・トランジスタにポリシリコン・
エミッタを定める段階を含む。
電性の層の部分を取除く前記段階は更に、一個またはそ
れ以上のMOSトランジスタにゲートを、また一個または
それ以上のバイポーラ・トランジスタにポリシリコン・
エミッタを定める段階を含む。
（22）（16）項に記載した方法において、前記ドーピン
グ段階は更に、MOSトランジスタのソース／ドレイン領
域をドーピングする段階を含む。
グ段階は更に、MOSトランジスタのソース／ドレイン領
域をドーピングする段階を含む。
（23）（22）項に記載した方法において、前記ドーピン
グ段階は更に、MOSトランジスタのコレクタ領域をドー
ピングする段階を含む。
グ段階は更に、MOSトランジスタのコレクタ領域をドー
ピングする段階を含む。
（24）高い抵抗性の抵抗器を含む集積回路を形成する方
法において、 半導体基板に複数の装置を形成し、 前記装置上に絶縁層を形成し、 前記絶縁層上に高い抵抗性の層を形成し、よって前記
装置を形成する前記段階の後、余分な高温段階は行われ
ず、また、 前記抵抗性の層の部分を取除き、よって抵抗器が定め
られることを含む方法。
法において、 半導体基板に複数の装置を形成し、 前記装置上に絶縁層を形成し、 前記絶縁層上に高い抵抗性の層を形成し、よって前記
装置を形成する前記段階の後、余分な高温段階は行われ
ず、また、 前記抵抗性の層の部分を取除き、よって抵抗器が定め
られることを含む方法。
（25）（24）項に記載した方法において、高い抵抗性の
層を形成する前記段階は、前記絶縁層上に無定形シリコ
ンの層を被着することを含む。
層を形成する前記段階は、前記絶縁層上に無定形シリコ
ンの層を被着することを含む。
（26）（24）項に記載した方法は更に、前記絶縁層を平
坦化する段階を含む。
坦化する段階を含む。
（27）（24）項に記載した方法は更に、抵抗器の基体を
定めるために、抵抗性の層をマスキングする段階を含
む。
定めるために、抵抗性の層をマスキングする段階を含
む。
（28）（27）項に記載した方法は更に、前記無定形シリ
コン層とマスクの上に、金属層を形成する段階を含む。
コン層とマスクの上に、金属層を形成する段階を含む。
（29）（28）項に記載した方法は更に、前記抵抗性の層
と前記絶縁層を介して、装置へのコンタクトをエッチン
グする段階を含む。
と前記絶縁層を介して、装置へのコンタクトをエッチン
グする段階を含む。
（30）（29）項に記載した方法は更に、リード部を定め
る前記金属層の部分を取除く段階を含む。
る前記金属層の部分を取除く段階を含む。
（31）（27）項に記載した方法は更に、リード部が形成
されるであろう領域に低抵抗部分を提供するため、前記
マスキング段階の後、抵抗性の層の前記露出部分をドー
ピングする段階を含む。
されるであろう領域に低抵抗部分を提供するため、前記
マスキング段階の後、抵抗性の層の前記露出部分をドー
ピングする段階を含む。
（32）（10）項に記載した工程により形成される集積回
路。
路。
（33）（19）項に記載した工程により形成される集積回
路。
路。
（34）高い値の抵抗器（17d）を含む集積回路が、無定
形シリコン層を用いて形成される。無定形シリコン層は
また、キャパシタ（17c）の第二の極板（34）とヒュー
ズ（30）を形成するのにも使用され得る。本発明の第二
の実施例では、無定形シリコン層（90）が装置の形成後
に形成され、高温サイクルが追加されるのを回避する。
形シリコン層を用いて形成される。無定形シリコン層は
また、キャパシタ（17c）の第二の極板（34）とヒュー
ズ（30）を形成するのにも使用され得る。本発明の第二
の実施例では、無定形シリコン層（90）が装置の形成後
に形成され、高温サイクルが追加されるのを回避する。
第1a図は本発明の第一の実施例の側面断面図を示し、こ
こには第一の工程段階後の負荷抵抗器、キャパシタ、シ
ョットキ・ダイオード、及びシリコン・ヒューズが含ま
れる。 第1b図は本発明の第一の実施例の側面断面図を示し、こ
こには第二の工程段階後の負荷抵抗器、キャパシタ、シ
ョットキ・ダイオード、及びシリコン・ヒューズが含ま
れる。 第1c図は本発明の第一の実施例の側面断面図を示し、こ
こには第三の工程段階後の負荷抵抗器、キャパシタ、シ
ョットキ・ダイオード、及びシリコン・ヒューズが含ま
れる。 第1d図は本発明の第一の実施例の側面断面図を示し、こ
こには第四の工程段階の負荷抵抗器、キャパシタ、ショ
ットキ・ダイオード、及びシリコン・ヒューズが含まれ
る。 第1e図は本発明の第一の実施例の側面断面図を示し、こ
こには第五の工程段階後の負荷抵抗器、キャパシタ、シ
ョットキ・ダイオード、及びシリコン・ヒューズが含ま
れる。 第2a図は第一の工程段階後の、本発明の第二の実施例を
示す図。 第2b図は第二の工程段階後の、本発明の第二の実施例を
示す図。 第2c図は第三の工程段階後の、本発明の第二の実施例を
示す図。 主な符号の説明 10:Pウェル 12:Nウェル 14:基板 15a:P＋埋込み領域 15b:N＋埋込み領域 17a:NMOSトランジスタ 17b:PMOSトランジスタ 17c:キャパシタ 17d:ショットキ・ダイオード 17e:抵抗器 17f:ヒューズ 17g:バイポーラ・トランジスタ 70:NMOSトランジスタ 71:NPNバイポーラ・トランジスタ 72:ギガオーム負荷抵抗器
こには第一の工程段階後の負荷抵抗器、キャパシタ、シ
ョットキ・ダイオード、及びシリコン・ヒューズが含ま
れる。 第1b図は本発明の第一の実施例の側面断面図を示し、こ
こには第二の工程段階後の負荷抵抗器、キャパシタ、シ
ョットキ・ダイオード、及びシリコン・ヒューズが含ま
れる。 第1c図は本発明の第一の実施例の側面断面図を示し、こ
こには第三の工程段階後の負荷抵抗器、キャパシタ、シ
ョットキ・ダイオード、及びシリコン・ヒューズが含ま
れる。 第1d図は本発明の第一の実施例の側面断面図を示し、こ
こには第四の工程段階の負荷抵抗器、キャパシタ、ショ
ットキ・ダイオード、及びシリコン・ヒューズが含まれ
る。 第1e図は本発明の第一の実施例の側面断面図を示し、こ
こには第五の工程段階後の負荷抵抗器、キャパシタ、シ
ョットキ・ダイオード、及びシリコン・ヒューズが含ま
れる。 第2a図は第一の工程段階後の、本発明の第二の実施例を
示す図。 第2b図は第二の工程段階後の、本発明の第二の実施例を
示す図。 第2c図は第三の工程段階後の、本発明の第二の実施例を
示す図。 主な符号の説明 10:Pウェル 12:Nウェル 14:基板 15a:P＋埋込み領域 15b:N＋埋込み領域 17a:NMOSトランジスタ 17b:PMOSトランジスタ 17c:キャパシタ 17d:ショットキ・ダイオード 17e:抵抗器 17f:ヒューズ 17g:バイポーラ・トランジスタ 70:NMOSトランジスタ 71:NPNバイポーラ・トランジスタ 72:ギガオーム負荷抵抗器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/06 (56)参考文献 特開 昭61−283161（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/76 H01L 21/822 H01L 21/8249 H01L 27/04 H01L 27/06
Claims (1)
- 【請求項１】高い抵抗性の無定形シリコン抵抗器を含む
集積回路を形成する方法であって、 基板上に第一の層の導電層を形成し、 前記第一の導電性の部分を取除き、キャパシタの第一の
極板を形成し、 前記第一の導電性の層上に誘電体層を形成し、 前記誘電体層上に無定形シリコン層を形成し、 前記無定形シリコン層の部分を取除き、前記キャパシタ
の無定形シリコンよりなる第二の極板および高い抵抗性
の無定形シリコン抵抗器の基体を定め、 前記高い抵抗性の無定形シリコン抵抗器の第一の部分上
に絶縁層を形成し、 前記高い抵抗性の無定形シリコン抵抗器の第二および第
三の部分に接触してコンタクトを形成する ことを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US375080 | 1989-06-30 | ||
| US07/375,080 US5047826A (en) | 1989-06-30 | 1989-06-30 | Gigaohm load resistor for BICMOS process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03241771A JPH03241771A (ja) | 1991-10-28 |
| JP3066041B2 true JP3066041B2 (ja) | 2000-07-17 |
Family
ID=23479408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2170433A Expired - Fee Related JP3066041B2 (ja) | 1989-06-30 | 1990-06-29 | 高い抵抗性の無定形シリコン抵抗器を含む集積回路を形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5047826A (ja) |
| JP (1) | JP3066041B2 (ja) |
| KR (1) | KR100251882B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101692871B1 (ko) * | 2010-02-08 | 2017-01-06 | 주식회사 두원전자 | 차량의 공기조화장치용 팽창밸브 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
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