JPH03241771A - 高い抵抗性の無定形シリコン抵抗器を含む集積回路を形成する方法 - Google Patents
高い抵抗性の無定形シリコン抵抗器を含む集積回路を形成する方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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-
- H—ELECTRICITY
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- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路に関連し、より詳細には進歩したケイ
化物化Ｂ ｔ ０ＭＯ８工程、または進歩したケイ化物
化ＣＭＯ８での使用に適したギガオーム負荷抵抗器に関
連する。
化物化Ｂ ｔ ０ＭＯ８工程、または進歩したケイ化物
化ＣＭＯ８での使用に適したギガオーム負荷抵抗器に関
連する。
従来の び０題
多くの集積回路の応用例において、高い抵抗性の負荷が
回路を構成するのに必要とされている。
回路を構成するのに必要とされている。
その様な例の一つは、スタティックＲＡＭ（ＳＲＡＭ）
回路である。特に重要なことに、トランジスタが４個で
抵抗器が２１ｆＪのＳ ＲＡ Ｍセル（４Ｔ−２Ｒセル
）は、ギガオームの範囲の抵抗性の負荷を必要とする。
回路である。特に重要なことに、トランジスタが４個で
抵抗器が２１ｆＪのＳ ＲＡ Ｍセル（４Ｔ−２Ｒセル
）は、ギガオームの範囲の抵抗性の負荷を必要とする。
ギガオームの範囲の抵抗性の負荷は、＠造が困難である
。ギガオーム抵抗性負荷を形成する方法の一つは、負荷
抵抗器を形成するためだけのポリシリコン被着を必要と
する。従って、少なくとも一個のマスキング段階を含む
幾つかの段階が、ギガオーム抵抗器の形成のみに必要と
される。概して、各々のマスキング段階により製造工程
の複雑さが増し、またミスアラインメントの可能性が増
えるので、歩留りが減少する。このように複雑さが増す
ことは、Ｓ ＲＡ Ｍメモリ・セルのような高密度回路
で特に問題である。
。ギガオーム抵抗性負荷を形成する方法の一つは、負荷
抵抗器を形成するためだけのポリシリコン被着を必要と
する。従って、少なくとも一個のマスキング段階を含む
幾つかの段階が、ギガオーム抵抗器の形成のみに必要と
される。概して、各々のマスキング段階により製造工程
の複雑さが増し、またミスアラインメントの可能性が増
えるので、歩留りが減少する。このように複雑さが増す
ことは、Ｓ ＲＡ Ｍメモリ・セルのような高密度回路
で特に問題である。
しばしばメモリ・セル・アレーは、−個の集積回路に全
てのバイポーラまたは全てのＣＭＯ８装誼を与える０Ｍ
Ｏ８またはバイポーラ工程を用いて形成される。Ｂ ｉ
０ＭＯ８工程は、バイポーラのみまたは０ＭＯ３のみ
の工程よりも、段階の数においてそれほど能率的でない
傾向にある。従って、Ｂ ｉ ０ＭＯ３工程においては
、回路の製造を最善にするために、段階の数とマスクの
数を減らすことが特に重要である。
てのバイポーラまたは全てのＣＭＯ８装誼を与える０Ｍ
Ｏ８またはバイポーラ工程を用いて形成される。Ｂ ｉ
０ＭＯ８工程は、バイポーラのみまたは０ＭＯ３のみ
の工程よりも、段階の数においてそれほど能率的でない
傾向にある。従って、Ｂ ｉ ０ＭＯ３工程においては
、回路の製造を最善にするために、段階の数とマスクの
数を減らすことが特に重要である。
従って、特にＢ ｔ ０ＭＯ８工程と関連して、段階の
追加が最少限で済む高い抵抗性の負荷を提供する必要性
が生じている。
追加が最少限で済む高い抵抗性の負荷を提供する必要性
が生じている。
問題点を解決するための手段及び作用
本発明によると、ギガオームの範囲の抵抗器を含む集積
回路が提供され、これは従来の集積回路に携わる欠点を
実質的に取除くか、または訪ぐ。
回路が提供され、これは従来の集積回路に携わる欠点を
実質的に取除くか、または訪ぐ。
本発明の第一の実施例では、第一の導電性の層が、半導
体基板上に被着される。第一の層はエツチングされ、キ
ャパシタの第一の極板と、ＭＯＳトランジスタのゲート
を形成する。誘電体層が第一の導電性の層の上に置かれ
、高い抵抗器を有する第二の層が誘電体層の−にに置か
れる。第二の層の部分が取除かれ、キャパシタの第二の
極板ど、抵抗器の基体を定める。第二の導電性の層はま
た、ヒユーズを定めるのにも使用され得る。好ましい実
施例では、第一の導電性の層はポリシリコン層を含み、
第二の８１電性の囮は無定形（アモルファス〉シリコン
の層を含む。
体基板上に被着される。第一の層はエツチングされ、キ
ャパシタの第一の極板と、ＭＯＳトランジスタのゲート
を形成する。誘電体層が第一の導電性の層の上に置かれ
、高い抵抗器を有する第二の層が誘電体層の−にに置か
れる。第二の層の部分が取除かれ、キャパシタの第二の
極板ど、抵抗器の基体を定める。第二の導電性の層はま
た、ヒユーズを定めるのにも使用され得る。好ましい実
施例では、第一の導電性の層はポリシリコン層を含み、
第二の８１電性の囮は無定形（アモルファス〉シリコン
の層を含む。
本発明のこの実施例により、ギガオームの範囲の抵抗器
が、−個のマスキング段階の追加で、集積回路に提供さ
れ得るという利点が提供される。
が、−個のマスキング段階の追加で、集積回路に提供さ
れ得るという利点が提供される。
更に、ｐｔ３ ｉショットキ・ダイオードが、マスキン
グ・レベルを追加せずに、前述の段階と関連して製造さ
れ得る。
グ・レベルを追加せずに、前述の段階と関連して製造さ
れ得る。
本発明の第二の実施例では、複数のＶｔ灯が半導体基板
に形成される。絶縁層が装置上に被着され、無定形シリ
コンのような高い抵抗性の層が絶縁層上に形成される。
に形成される。絶縁層が装置上に被着され、無定形シリ
コンのような高い抵抗性の層が絶縁層上に形成される。
抵抗器の基体は酸化物層を用いてマスクされ、−個また
はそれ以上の金属層が無定形シリコン上に置かれる。装
置に接触する窓が、無定形シリコン層と絶縁層を介して
形成される。
はそれ以上の金属層が無定形シリコン上に置かれる。装
置に接触する窓が、無定形シリコン層と絶縁層を介して
形成される。
この後リード部と抵抗器は、金属層と無定形シリコン層
の部分を除去することで定められる。
の部分を除去することで定められる。
本発明のこの実施例により、高い伯の抵抗器が一個のマ
スキング段階で提供され得るという、技術的な利点が提
供される。更に本発明のこの実施例は、装置の形成後の
高温サイクルを回避する。
スキング段階で提供され得るという、技術的な利点が提
供される。更に本発明のこの実施例は、装置の形成後の
高温サイクルを回避する。
本発明とその利点がより良く理解されるよう、図面と共
に以下の説明を参照されたい。
に以下の説明を参照されたい。
実施例
本発明の好ましい実施例は、第１図乃至第２図を参照に
して良く理解されよう。図面において同一の対応する箇
所には、同一の参照番号が用いられる。
して良く理解されよう。図面において同一の対応する箇
所には、同一の参照番号が用いられる。
第１ａ図は、第一の工程段階の後の本発明の断面側面図
を示す。Ｐウェル１０とＮウェル１２は、典型的にＰ型
シリコン基板である基板１４の中で、Ｐト埋込み領域１
５ａ及びＮ十埋込み領域１５ｂの上に形成される。フィ
ールド酸化物領域１６ａ−ｆが、窒化物マスクを介して
基板１４の部分を露出し、基板を高温酸化サイクルにさ
らすことにより形成される。フィールド酸化物領域はＮ
ＭＯＳトランジスター ７ａ、ＰＭＯＳトランジスター
７ｂ、キャパシタ１７Ｃ１シヨツトキ・ダイオード１７
ｄ１抵抗器１７ｅ、ヒユーズ１７ｆ、及びバイポーラ・
７トランジスター７０の領域を定める。
を示す。Ｐウェル１０とＮウェル１２は、典型的にＰ型
シリコン基板である基板１４の中で、Ｐト埋込み領域１
５ａ及びＮ十埋込み領域１５ｂの上に形成される。フィ
ールド酸化物領域１６ａ−ｆが、窒化物マスクを介して
基板１４の部分を露出し、基板を高温酸化サイクルにさ
らすことにより形成される。フィールド酸化物領域はＮ
ＭＯＳトランジスター ７ａ、ＰＭＯＳトランジスター
７ｂ、キャパシタ１７Ｃ１シヨツトキ・ダイオード１７
ｄ１抵抗器１７ｅ、ヒユーズ１７ｆ、及びバイポーラ・
７トランジスター７０の領域を定める。
窒化物層はその後取除かれ、ゲート酸化物１１１１８が
フィールド酸化物領域１６ａ−ｂの間に形成され、また
薄いポリシリコン層が被着される。バイポーラ・トラン
ジスター７Ｑのベース領域１９は、適切なドーパントの
注入と拡散で形成される。窓２１が、ベース領域１９上
でポリシリコン層に形成される。別のポリシリコン層が
、第一のポリシリコン層とフィールド酸化物領域１６の
上に形成される。ポリシリコン層はその後ドーピングさ
れ、エツチングされて、ＮＭｏ５トランジスタのゲート
２０と、ＰＭＯＳトランジスタのゲート２２と、バイポ
ーラ・トランジスタのポリ・エミッタ２３と、キャパシ
タの第一の極板２４を形成する。
フィールド酸化物領域１６ａ−ｂの間に形成され、また
薄いポリシリコン層が被着される。バイポーラ・トラン
ジスター７Ｑのベース領域１９は、適切なドーパントの
注入と拡散で形成される。窓２１が、ベース領域１９上
でポリシリコン層に形成される。別のポリシリコン層が
、第一のポリシリコン層とフィールド酸化物領域１６の
上に形成される。ポリシリコン層はその後ドーピングさ
れ、エツチングされて、ＮＭｏ５トランジスタのゲート
２０と、ＰＭＯＳトランジスタのゲート２２と、バイポ
ーラ・トランジスタのポリ・エミッタ２３と、キャパシ
タの第一の極板２４を形成する。
厚さが約１００−１５０オングストロームである薄い酸
化物層２６が、構造上に形成される。薄い窒化物層２８
が、薄い酸化物層２６の上に被着される。無定形シリコ
ン胸が構造上に形成され、その後エツチングされて、ヒ
ユーズ基体３０、負荷抵抗器基体３２、及びキャパシタ
１７ｃの第二の極板を形成する。代替の実施例では、酸
化物層２６と窒化物Ｆｉ２Ｂが純粋な酸化物層に埴換え
られる。
化物層２６が、構造上に形成される。薄い窒化物層２８
が、薄い酸化物層２６の上に被着される。無定形シリコ
ン胸が構造上に形成され、その後エツチングされて、ヒ
ユーズ基体３０、負荷抵抗器基体３２、及びキャパシタ
１７ｃの第二の極板を形成する。代替の実施例では、酸
化物層２６と窒化物Ｆｉ２Ｂが純粋な酸化物層に埴換え
られる。
第１ｂ図は、第二の工程段階の後の本発明の第一の実施
例を示す。ウェット・エッチが用いられ、無定形シリ−
Ｉンで覆われていない箇所、即ち負荷抵抗器基体３２、
ヒユーズ基体３０、及び第二の極板３４の下取外の酸化
物層２６及び窒化物層２８を取除く。選択的に、酸化物
層と窒化物層は残され、側壁スペーサに組入れられ得る
（以下にて説明）。およそ２５００オングストロームの
酸化物層３６が、好ましくはＴＥＯ８酸化物を用いて構
造上に形成される。フォトレジスト・マスク３８がこの
構造上に形成され、ＮＭＯＳトランジスタ１７ａのソー
ス／ドレイン領域、キャパシタ上部極板３４、ヒユーズ
３０の上部領域４０、及びバイポーラ・トランジスタの
コレクタ４１を露出するようパターン処理される。選択
的に、抵抗器３２の上部領域は露出され得る。
例を示す。ウェット・エッチが用いられ、無定形シリ−
Ｉンで覆われていない箇所、即ち負荷抵抗器基体３２、
ヒユーズ基体３０、及び第二の極板３４の下取外の酸化
物層２６及び窒化物層２８を取除く。選択的に、酸化物
層と窒化物層は残され、側壁スペーサに組入れられ得る
（以下にて説明）。およそ２５００オングストロームの
酸化物層３６が、好ましくはＴＥＯ８酸化物を用いて構
造上に形成される。フォトレジスト・マスク３８がこの
構造上に形成され、ＮＭＯＳトランジスタ１７ａのソー
ス／ドレイン領域、キャパシタ上部極板３４、ヒユーズ
３０の上部領域４０、及びバイポーラ・トランジスタの
コレクタ４１を露出するようパターン処理される。選択
的に、抵抗器３２の上部領域は露出され得る。
ＴＥＯ８酸化物層３６はエツチングされて、ＮＭＯＳゲ
ート２０、キャパシタの第一の極板２４と第二の極板３
４、及びヒユーズ３０に側壁スペーサ４２を形成する。
ート２０、キャパシタの第一の極板２４と第二の極板３
４、及びヒユーズ３０に側壁スペーサ４２を形成する。
Ｎ十注入が行われ、Ｎ＋ソース／ドレイン領域４４とヒ
ユーズ上部４０を形成する。この後マスク３８は取除か
れる。
ユーズ上部４０を形成する。この後マスク３８は取除か
れる。
第１Ｃ図は第三の工程段階の後の、本発明の第一の実施
例の側面断面図を示す。マスク３８はフォトレジスト・
エッチを用いて構造から取除かれ、第二のマスク４６が
構造上に形成されて、ＰＭＯＳトランジスタのＰ＋ソー
ス／ドレイン４８、ポリ・エミッタ２３、バイポーラ・
トランジスタ１７ｑのエクストリンシック・ベース４９
、及び負荷抵抗器３２の上部領域５２は露出される。Ｔ
Ｅｏｓｉｕ化物層３６の残りの部分は、異方性エッチを
用いて取除かれ、よって側壁スペーサ５０が形成される
。Ｐ＋ソース／ドレイン注入が行われ、ソース／ドレイ
ン領域４８、負荷抵抗器３２上にＰ十上部領域５２、及
びバイポーラ・トランジスタ１７ｏのエクストリンシッ
ク・ベースが形成される。
例の側面断面図を示す。マスク３８はフォトレジスト・
エッチを用いて構造から取除かれ、第二のマスク４６が
構造上に形成されて、ＰＭＯＳトランジスタのＰ＋ソー
ス／ドレイン４８、ポリ・エミッタ２３、バイポーラ・
トランジスタ１７ｑのエクストリンシック・ベース４９
、及び負荷抵抗器３２の上部領域５２は露出される。Ｔ
Ｅｏｓｉｕ化物層３６の残りの部分は、異方性エッチを
用いて取除かれ、よって側壁スペーサ５０が形成される
。Ｐ＋ソース／ドレイン注入が行われ、ソース／ドレイ
ン領域４８、負荷抵抗器３２上にＰ十上部領域５２、及
びバイポーラ・トランジスタ１７ｏのエクストリンシッ
ク・ベースが形成される。
第１ｄ図は第四の工程段階の後の、本発明の第一の実施
例の断面側面図を示す。マスク４６を取除いた後、露出
されたシリコン及びポリシリコンの表面は、典型的にチ
タンのような金属層を被着し、金ＷＡ層を焼結し、また
余分な金属を剥が１ことで、ケイ化物化される。ケイ化
物化領域５４はよってＮ＋ソース／ドレイン領域４４、
Ｐ＋ソース／ドレイン領域４８、ポリ・エミッタ２３、
コレクタ４１、及びバイポーラ・トランジスタのエクス
トリンシック・ベース４９、キャパシタの第一の極板２
４及び第二の極板３４、抵抗器上部５２、及びヒユーズ
上部４０上に形成される。ＴＥ０８１１３６の残りの部
分が、負荷抵抗器基体３２、ヒコーズ３０．またｐ ｔ
３ ｉショットキ・ダイオ−ドの形成に取って置かれ
たモート領域５６を覆うことに留意されたい。厚い酸化
物１１５８が構造上に形成され、また選択的に平坦化さ
れ、後続する金属処置に平坦な表面を提供する。
例の断面側面図を示す。マスク４６を取除いた後、露出
されたシリコン及びポリシリコンの表面は、典型的にチ
タンのような金属層を被着し、金ＷＡ層を焼結し、また
余分な金属を剥が１ことで、ケイ化物化される。ケイ化
物化領域５４はよってＮ＋ソース／ドレイン領域４４、
Ｐ＋ソース／ドレイン領域４８、ポリ・エミッタ２３、
コレクタ４１、及びバイポーラ・トランジスタのエクス
トリンシック・ベース４９、キャパシタの第一の極板２
４及び第二の極板３４、抵抗器上部５２、及びヒユーズ
上部４０上に形成される。ＴＥ０８１１３６の残りの部
分が、負荷抵抗器基体３２、ヒコーズ３０．またｐ ｔ
３ ｉショットキ・ダイオ−ドの形成に取って置かれ
たモート領域５６を覆うことに留意されたい。厚い酸化
物１１５８が構造上に形成され、また選択的に平坦化さ
れ、後続する金属処置に平坦な表面を提供する。
第１ｅ図は第五の工程段階の後の、本発明の断面側面図
を示す。厚い酸化物層５８を平坦化した後、ショットキ
・ダイオード用の窓６２も含めて、窓６０が厚い酸化物
病５８に間かれる。白金被着が行われ、次に焼結及び余
分な白金が取除かれる。
を示す。厚い酸化物層５８を平坦化した後、ショットキ
・ダイオード用の窓６２も含めて、窓６０が厚い酸化物
病５８に間かれる。白金被着が行われ、次に焼結及び余
分な白金が取除かれる。
ＰｔＳ ｉｍ域は全ての窓の底に形成される。図解のた
め、ショットキ窓６２の底のｐｔ３ ｉ領域６４のみを
示す。この後、金属処理層６６及び６８が構造上に被着
され、相互接続部を形成する。好ましい実施例では、金
属処３ＩＩ層６６はＴｉＷ層を含み、層６８はＡｌＣｕ
層を含む。金属処理層６６及び６８はパターン処理され
、エツチングされて、リード部を形成する。
め、ショットキ窓６２の底のｐｔ３ ｉ領域６４のみを
示す。この後、金属処理層６６及び６８が構造上に被着
され、相互接続部を形成する。好ましい実施例では、金
属処３ＩＩ層６６はＴｉＷ層を含み、層６８はＡｌＣｕ
層を含む。金属処理層６６及び６８はパターン処理され
、エツチングされて、リード部を形成する。
本発明は従来の技術に比べて、幾つかの重要な利点を提
供する。負荷抵抗器、キャパシタ、及びヒユーズの形成
では、無定形シリコン層をパター０ ン処理するためのマスキング・レベルが一つだけ追加さ
れれば良い。ＰｔＳ ｉ ＞ヨットキ・ダイオードは、
マスキング◆レベルを追加づることなしに製造される。
供する。負荷抵抗器、キャパシタ、及びヒユーズの形成
では、無定形シリコン層をパター０ ン処理するためのマスキング・レベルが一つだけ追加さ
れれば良い。ＰｔＳ ｉ ＞ヨットキ・ダイオードは、
マスキング◆レベルを追加づることなしに製造される。
ｆＡ荷低抵抗器基体３２ポリシリコン・ヒユーズ・ネッ
ク３０、及びショットキ・ダイオード・モートを覆う酸
化物層３６は、これらの領域でのケイ化物の形成を妨げ
る。
ク３０、及びショットキ・ダイオード・モートを覆う酸
化物層３６は、これらの領域でのケイ化物の形成を妨げ
る。
説明されてきた実施例では、抵抗器上部５２はＰ＋に、
ヒユーズ上部４０はＮ＋にそれぞれドーピングされたが
、どちらのドーピングの型も望ましいものとして使用さ
れ得ることに留意されたい。
ヒユーズ上部４０はＮ＋にそれぞれドーピングされたが
、どちらのドーピングの型も望ましいものとして使用さ
れ得ることに留意されたい。
第２ａ図乃至第２Ｃ図は、本発明の第二の実施例を示づ
。第２ａ図は第一の工程段階の後の、本発明の第二の実
施例の側面断面図を示す。図解のため工程は、ＮＭＯＳ
トランジスタ７０、ＮＰＮバイポーラ・トランジスタ７
１、及びギガオーム負荷抵抗器７２の製造と関連して示
される。ＮＭＯ８）ランジスタフ０は、標準的な工程技
術を用いて製造される。要するに、フィールド酸化物領
域７４は、基板７６に置かれたＰウェル７５ａと１ Ｎウェル７５ｂに形成される。Ｐウェル７５ａはＰ十埋
込み領域７７ａ上に、またＮウェル７５ｂはＮ十埋込み
領域７７ｂ上にそれぞれ形成される。
。第２ａ図は第一の工程段階の後の、本発明の第二の実
施例の側面断面図を示す。図解のため工程は、ＮＭＯＳ
トランジスタ７０、ＮＰＮバイポーラ・トランジスタ７
１、及びギガオーム負荷抵抗器７２の製造と関連して示
される。ＮＭＯ８）ランジスタフ０は、標準的な工程技
術を用いて製造される。要するに、フィールド酸化物領
域７４は、基板７６に置かれたＰウェル７５ａと１ Ｎウェル７５ｂに形成される。Ｐウェル７５ａはＰ十埋
込み領域７７ａ上に、またＮウェル７５ｂはＮ十埋込み
領域７７ｂ上にそれぞれ形成される。
ゲート酸化物層７８とポリシリコン層８０が構造上に形
成され、パターン処理及びエツチングされて、ＭＯＳト
ランジスタのゲート、及びバイポーラ・トランジスタ７
１のポリシリコン・エミッタを定める。酸化物層が１ｌ
ｌｉ造上に被着され、後にエツチングされて側壁スペー
サ領域８２を形成する。
成され、パターン処理及びエツチングされて、ＭＯＳト
ランジスタのゲート、及びバイポーラ・トランジスタ７
１のポリシリコン・エミッタを定める。酸化物層が１ｌ
ｌｉ造上に被着され、後にエツチングされて側壁スペー
サ領域８２を形成する。
Ｎ十拡散領域８４が基板７６に注入され、ＭＯＳトラン
ジスタのソース／ドレインと、バイポーラ・トランジス
タのコレクタ領域を形成する。ケイ化物領域８６が拡散
領域８４とゲート８０の上に形成され、低抵抗コンタク
トを提供する。望まれるならば、絶縁層８８が構造上に
形成され、平坦化される。バイポーラ・トランジスタ７
１のエクストリンシック・ベース８９が、第１ａ図乃至
第１ｅ図と関連して概説されたように、他の段階と共に
形成される。
ジスタのソース／ドレインと、バイポーラ・トランジス
タのコレクタ領域を形成する。ケイ化物領域８６が拡散
領域８４とゲート８０の上に形成され、低抵抗コンタク
トを提供する。望まれるならば、絶縁層８８が構造上に
形成され、平坦化される。バイポーラ・トランジスタ７
１のエクストリンシック・ベース８９が、第１ａ図乃至
第１ｅ図と関連して概説されたように、他の段階と共に
形成される。
絶縁層８８の平坦化の後、無定形シリコン層９２
Ｏが絶縁層８８上に形成される。無定形シリコン）１１
９０は約１５００−２５００オングストロームである。
９０は約１５００−２５００オングストロームである。
無定形シリコン［１９０の抵抗値は、注入で調整される
。
。
厚さが約１０００−２０００オングストロームの薄い酸
化物マスキング層９２が、無定形シリコン層９０上に形
成される。フォトレジスト・マスクが酸化物層９２上に
パターン処理され、薄い酸化物層９２にエツチングがな
され、無定形層９０で止まる。この後、フォトレジスト
・マスク９４は取除かれる。
化物マスキング層９２が、無定形シリコン層９０上に形
成される。フォトレジスト・マスクが酸化物層９２上に
パターン処理され、薄い酸化物層９２にエツチングがな
され、無定形層９０で止まる。この後、フォトレジスト
・マスク９４は取除かれる。
第２ｂ図では、露出された無定形シリコンが、Ｐ＋また
はＮ＋のドーパントでドーピングされ、抵抗器上部９６
を形成する。望ましいならば、露出した無定形シリコン
はまた、白金または他の金属でケイ化物化され得る。酸
化物層９２はその下の無定形シリコンを、注入及びケイ
化物形成からマスクする。マスキング層９８が構造上に
形成され、コンタクト用の窓１００を定め、構造の露出
した部分はエツチングされる。
はＮ＋のドーパントでドーピングされ、抵抗器上部９６
を形成する。望ましいならば、露出した無定形シリコン
はまた、白金または他の金属でケイ化物化され得る。酸
化物層９２はその下の無定形シリコンを、注入及びケイ
化物形成からマスクする。マスキング層９８が構造上に
形成され、コンタクト用の窓１００を定め、構造の露出
した部分はエツチングされる。
３
第２Ｃ図では、マスキング層９８が取除かれ、金属層１
０２及び１０４が構造上に形成される。
０２及び１０４が構造上に形成される。
好ましい実施例では、金属１１０２はＴｉＷを含み、金
属層１０４はＡｌＣｕを含む。マスク１０６が第二の金
１Ｋ１１０４の上に形成され、装置へのリード部１０８
を定める。露出した金Ｊ［１０２と１０４、及び無定形
シリコン１ｊＪ９０を取除いた後、抵抗器７２が定めら
れる。
属層１０４はＡｌＣｕを含む。マスク１０６が第二の金
１Ｋ１１０４の上に形成され、装置へのリード部１０８
を定める。露出した金Ｊ［１０２と１０４、及び無定形
シリコン１ｊＪ９０を取除いた後、抵抗器７２が定めら
れる。
本発明のこの実施例では、負荷抵抗器７２の基体を覆う
酸化物をパターン処理するのに、マスキング・レベルが
一つのみ追加されれば良い。負荷抵抗器上部はＮ＋また
はＰ＋に所望にドーピングでき、また選択的にケイ化物
化もできる。更に無定形シリコン・ヒユーズは、この方
法を用いて製造され得る。この方法の重要の利点は、抵
抗器が高温サイクルなしに製造され得ることである。明
らかに無定形シリコン層は、スパッタリングまたは低温
ＣＶＤで形成できる。
酸化物をパターン処理するのに、マスキング・レベルが
一つのみ追加されれば良い。負荷抵抗器上部はＮ＋また
はＰ＋に所望にドーピングでき、また選択的にケイ化物
化もできる。更に無定形シリコン・ヒユーズは、この方
法を用いて製造され得る。この方法の重要の利点は、抵
抗器が高温サイクルなしに製造され得ることである。明
らかに無定形シリコン層は、スパッタリングまたは低温
ＣＶＤで形成できる。
本発明の詳細な説明してきたが、特許請求の範囲により
定められる発明の範囲を逸脱せずに、変４ 更や修正が威され得ることを理解されたい。
定められる発明の範囲を逸脱せずに、変４ 更や修正が威され得ることを理解されたい。
以上の説明に関連して更に以下の項を開示する。
（１）集積回路において、
基板を含み、
前記基板上に向かれた第一・の導電性の胸を含み、前記
第一の層はキャパシタの第一の極板を形成し、葡記第−
の極板上に置かれた誘電体層を含み、前記基板上に置か
れた第二の層を含み、前記第二の層の第一の部分は前記
第一の極板上に置かれ、前記誘電体層によりそれから分
離され、また、前記第一の極板上に置かれた前記第二の
層の前記第一の部分は、前記第二の層の第二の部分から
電気的に分離され、前記第二の部分は抵抗器を定めるこ
とを含む集積回路。
第一の層はキャパシタの第一の極板を形成し、葡記第−
の極板上に置かれた誘電体層を含み、前記基板上に置か
れた第二の層を含み、前記第二の層の第一の部分は前記
第一の極板上に置かれ、前記誘電体層によりそれから分
離され、また、前記第一の極板上に置かれた前記第二の
層の前記第一の部分は、前記第二の層の第二の部分から
電気的に分離され、前記第二の部分は抵抗器を定めるこ
とを含む集積回路。
（２）（１）項に記載した集積回路において、前記第二
の層は無定形シリコンを含む。
の層は無定形シリコンを含む。
（３）（１）項に記載した集積回路において、前記第二
の層は更にヒユーズを形成する第三の部分を含む。
の層は更にヒユーズを形成する第三の部分を含む。
（４）（１）項に記載した集積回路は更に、前５
記第二の層の前記第二の部分に形成された拡散領域を含
む。
む。
（５）（１）項に記載した集積回路は更に、前記第一の
導電性の層から形成された一個またはそれ以上のＭＯＳ
ゲート領域を含む。
導電性の層から形成された一個またはそれ以上のＭＯＳ
ゲート領域を含む。
（６）（５）項に記載した集積回路は更に、前記第一の
導電性の囮から形成されたエミッタを含む。
導電性の囮から形成されたエミッタを含む。
（７）（５）項に記載した集積回路は更に、前記−個ま
たはそれ以上のゲートに隣接して形成されたＭＯ３拡散
領域を含み、前記拡散領域は前記第二の層の前記拡散領
域と同時に形成される。
たはそれ以上のゲートに隣接して形成されたＭＯ３拡散
領域を含み、前記拡散領域は前記第二の層の前記拡散領
域と同時に形成される。
（８）高い抵抗性の抵抗器を含む集積回路において、
基板を含み、
前記基板に形成された複数の装置を含み、前記装置上に
置かれた絶縁領域を含み、前記絶縁層上に置かれた高抵
抗層を含み、前記高抵抗層の部分はドーピングされて、
低抵抗領域を形成し、また、 ６ 前記ドーピングされた部分上に置かれた１１！性の層を
含む集積回路。
置かれた絶縁領域を含み、前記絶縁層上に置かれた高抵
抗層を含み、前記高抵抗層の部分はドーピングされて、
低抵抗領域を形成し、また、 ６ 前記ドーピングされた部分上に置かれた１１！性の層を
含む集積回路。
（９）（８）項に記載した集積回路において、前記高抵
抗層は無定形シリコンを含む。
抗層は無定形シリコンを含む。
（１０）（８）項に記載した集積回路において、前記絶
縁層は平坦化された絶縁層を含む。
縁層は平坦化された絶縁層を含む。
（１１）（１０）項に記載した集積回路において、前記
絶縁層はブレーナＩ！１ヒ物層を含む。
絶縁層はブレーナＩ！１ヒ物層を含む。
（１２）（８）項に記載した集積回路は更に、前記高抵
抗層のドーピングされていない部分上に形成されたマス
ク領域を含む。
抗層のドーピングされていない部分上に形成されたマス
ク領域を含む。
（１３）高い抵抗性の抵抗器を含む集積回路を形成する
方法において、 基板上に第一の導電性の層を形成し、 前記第一・、の導電性の層の部分を取除き、キャパシタ
の第一・の電極を形成し、 前記第一の導電性の層上に誘電体層を形成し、前記誘電
体層の上に高い抵抗値を有する第二の導電性の層を形成
し、また、 前記第二のＳ電性の層の部分を取除き、前記キ７ ャバシタの第二の極板と、高い抵抗性の抵抗器の基体を
定めることを含む方法。
方法において、 基板上に第一の導電性の層を形成し、 前記第一・、の導電性の層の部分を取除き、キャパシタ
の第一・の電極を形成し、 前記第一の導電性の層上に誘電体層を形成し、前記誘電
体層の上に高い抵抗値を有する第二の導電性の層を形成
し、また、 前記第二のＳ電性の層の部分を取除き、前記キ７ ャバシタの第二の極板と、高い抵抗性の抵抗器の基体を
定めることを含む方法。
（１４）（１３）項に記載した方法において、前記第二
の導電性の廟の部分を取除く前記段階は更に、ヒユーズ
を定めることを含む。
の導電性の廟の部分を取除く前記段階は更に、ヒユーズ
を定めることを含む。
（１５）（１３）項に記載した装置において、第二のＳ
ｘ性の層を形成する前記段階は、前記誘電体層の上に無
定形シリコン層を形成することを含む。
ｘ性の層を形成する前記段階は、前記誘電体層の上に無
定形シリコン層を形成することを含む。
（１６）（１３）項に記載した装置は更に、前記抵抗器
基体の部分をマスキングし、また、前記キャパシタの前
記第二の極板と、前記抵抗器基体のマスクされていない
部分を、ドーピングする段階を含む。
基体の部分をマスキングし、また、前記キャパシタの前
記第二の極板と、前記抵抗器基体のマスクされていない
部分を、ドーピングする段階を含む。
（１７）（１４）項に記載した装置は史に、前記ヒユー
ズの部分をマスキングし、また、前記第二の極板と、前
記ヒユーズのマスクされていない部分をドーピングする
段階を含む。
ズの部分をマスキングし、また、前記第二の極板と、前
記ヒユーズのマスクされていない部分をドーピングする
段階を含む。
（１８）（１７）項に記載した方法において前記ドーピ
ング段階は、前記第二の極板と、前記ヒ８− ユーズのマスクされていない部分を、第一の８！電型の
ドーパントでドーピングすることを含み、更に、 前記ヒユーズと前記第二の極板をマスキングし、また、 前記抵抗器基体を、第二のＩ！電型のドーパントでドー
ピングする段階を含む。
ング段階は、前記第二の極板と、前記ヒ８− ユーズのマスクされていない部分を、第一の８！電型の
ドーパントでドーピングすることを含み、更に、 前記ヒユーズと前記第二の極板をマスキングし、また、 前記抵抗器基体を、第二のＩ！電型のドーパントでドー
ピングする段階を含む。
（１９）（１３）項に記載した方法は更に、ダイオード
が形成されるべき前記基板の部分上に、マスクを形成す
る段階を含む。
が形成されるべき前記基板の部分上に、マスクを形成す
る段階を含む。
（２０）（１９）項に記載した方法は更に、抵抗器の部
分と前記第二の極板をケイ化物化する段階を含み、前記
基板上のマスクは、前記基板の前記ダイオード部分上で
のケイ化物化を妨げるよう動作可能である。
分と前記第二の極板をケイ化物化する段階を含み、前記
基板上のマスクは、前記基板の前記ダイオード部分上で
のケイ化物化を妨げるよう動作可能である。
（２１＞（１３）項に記載した方法において、前記第一
の導電性の層の部分を取除く前記段階は更に、−個また
はそれ以上のＭＯＳ ｔ−ランジスタにゲートを、また
−個またはそれ以上のバイポーラ トランジスタにポリ
シリコン・エミッタを定 ９ める段階を含む。
の導電性の層の部分を取除く前記段階は更に、−個また
はそれ以上のＭＯＳ ｔ−ランジスタにゲートを、また
−個またはそれ以上のバイポーラ トランジスタにポリ
シリコン・エミッタを定 ９ める段階を含む。
（２２）（１６）項に記載した方法において、前記ドー
ピング段階は更に、ＭＯＳトランジスタのソース／ドレ
イン領域をドーピングする段階を含む。
ピング段階は更に、ＭＯＳトランジスタのソース／ドレ
イン領域をドーピングする段階を含む。
（２３）（２２）項に記載した方法において、前記ドー
ピング段階は更に、ＭＯＳトランジスタのコレクタ領域
をドーピングする段階を含む。
ピング段階は更に、ＭＯＳトランジスタのコレクタ領域
をドーピングする段階を含む。
（２４）ｉｌｉい抵抗性の抵抗器を含む集積回路を形成
する方法において、 半導体基板に複数の装置を形成し、 前記装置上に絶縁層を形成し、 前記絶縁層上に高い抵抗性の層を形成し、よって拍記装
置を形成する粕記段階の後、余分な高温段階は行われず
、また、 前記抵抗性の層の部分を取除き、よって抵抗器が定めら
れることを含む方法。
する方法において、 半導体基板に複数の装置を形成し、 前記装置上に絶縁層を形成し、 前記絶縁層上に高い抵抗性の層を形成し、よって拍記装
置を形成する粕記段階の後、余分な高温段階は行われず
、また、 前記抵抗性の層の部分を取除き、よって抵抗器が定めら
れることを含む方法。
（２５）（２４）項に記載した方法において、高い抵抗
性の層を形成する前記段階は、前記絶縁層上に無定形シ
リコンの廟を被着することを含む。
性の層を形成する前記段階は、前記絶縁層上に無定形シ
リコンの廟を被着することを含む。
０
（２６）（２４）項に記載した方法は更に、前記絶縁層
を平坦化する段階を含む。
を平坦化する段階を含む。
（２７〉 （２４）ｒＱに記載した方法は更に、抵抗器
の基体を定めるために、抵抗性の層をマスキングする段
階を含む。
の基体を定めるために、抵抗性の層をマスキングする段
階を含む。
（２８）（２７）項に記載した方法は更に、前記無定形
シリコン層とマスクの上に、金属層な形成する段階を含
む。
シリコン層とマスクの上に、金属層な形成する段階を含
む。
（２９）（２８）項に記載した方法は更に、前記抵抗性
の層と前記絶縁層を介して、装置へのコンタクトをエツ
チングする段階を含む。
の層と前記絶縁層を介して、装置へのコンタクトをエツ
チングする段階を含む。
（３０）（２９）項に記載した方法は更に、リード部を
定める前記金属層の部分を取除く段階を含む。
定める前記金属層の部分を取除く段階を含む。
（３１）（２７）項に記載した方法は更に、リード部が
形成されるであろう領域に低抵抗部分を提供するため、
前記マスキング段階の後、抵抗性の層の前記露出部分を
ドーピングする段階を含む。
形成されるであろう領域に低抵抗部分を提供するため、
前記マスキング段階の後、抵抗性の層の前記露出部分を
ドーピングする段階を含む。
（３２）（１０）項に記載した工程により形成される集
積回路。
積回路。
１
（３３）（１９）項に記載した工程により形成される集
積回路。
積回路。
（３４〉高い値の抵抗器（１７ｄ）を含む集積回路が、
無定形シリコン層を用いて形成される。
無定形シリコン層を用いて形成される。
無定形シリコン層はまた、キャパシタ（１７Ｃ）の第二
の極板〈３４）とヒユーズ（３０）を形成するのにも使
用され得る。本発明の第二の実施例では、無定形シリコ
ンＩｇ＠（９０）が装置の形成後に形成され、高温サイ
クルが追加されるのを回避する。
の極板〈３４）とヒユーズ（３０）を形成するのにも使
用され得る。本発明の第二の実施例では、無定形シリコ
ンＩｇ＠（９０）が装置の形成後に形成され、高温サイ
クルが追加されるのを回避する。
第１ａ図は本発明の第一の実施例の側面断面図を示し、
ここには第一の工程段階後の負荷抵抗器、キャパシタ、
ショットキ・ダイオード、及びシリコン・ヒユーズが含
まれる。 第１ｂ図は本発明の第一の実施例の側面断面図を示し、
ここには第二の工程段階後の負荷抵抗器、キャパシタ、
ショットキ・ダイオード、及びシリコン・ヒユーズが含
まれる。 第１Ｃ図は本発明の第一の実施例の側面断面図２ を示し、ここには第三の工程段階後の負荷抵抗器、キャ
パシタ、ショットキ・ダイオード、及びシリコン・ヒユ
ーズが含まれる。 第１ｄ図は本発明の第一の実施例の側面断面図を示し、
ここには第四の工程段階後の負荷抵抗器、キャパシタ、
シ３ットキ・ダイオード、及びシリコン・ヒユーズが含
まれる。 第１ｅ図は本発明の第一の実施例の側面断面図を示し、
ここには第五の工程段階後の負荷抵抗器、キャパシタ、
ショットキ・ダイオード、及びシリコン・ヒユーズが含
まれる。 第２ａ図は第一の工程段階後の、本発明の第二の実施例
を示す図。 第２ｂ図は第二の工程段階後の、本発明の第二の実施例
を示す図。 第２Ｃ図は第三の工程段階後の、本発明の第二の実施例
を示す図。 主な符号の説明 １０：Ｐ −シ エ ル １２：Ｎウェル １４：基板 １５ａ：Ｐ＋埋込み領域 １５ｂ：Ｎ十埋込み領域 １７ａ：ＮＭＯＳトランジスタ １７ｂ：ＰＭＯＳトランジスタ １７Ｃ：キャパシタ １７ｄ：ショットキ・ダイオード １７ｅ：抵抗器 １７で：ヒューズ １７ｇ：バイポーラ・トランジスタ ７０：ＮＭＯ８ｔ−ランジスタ フ１：ＮＰＮバイポーラ・トランジスタ７２：ギガオー
ム負荷抵抗器
ここには第一の工程段階後の負荷抵抗器、キャパシタ、
ショットキ・ダイオード、及びシリコン・ヒユーズが含
まれる。 第１ｂ図は本発明の第一の実施例の側面断面図を示し、
ここには第二の工程段階後の負荷抵抗器、キャパシタ、
ショットキ・ダイオード、及びシリコン・ヒユーズが含
まれる。 第１Ｃ図は本発明の第一の実施例の側面断面図２ を示し、ここには第三の工程段階後の負荷抵抗器、キャ
パシタ、ショットキ・ダイオード、及びシリコン・ヒユ
ーズが含まれる。 第１ｄ図は本発明の第一の実施例の側面断面図を示し、
ここには第四の工程段階後の負荷抵抗器、キャパシタ、
シ３ットキ・ダイオード、及びシリコン・ヒユーズが含
まれる。 第１ｅ図は本発明の第一の実施例の側面断面図を示し、
ここには第五の工程段階後の負荷抵抗器、キャパシタ、
ショットキ・ダイオード、及びシリコン・ヒユーズが含
まれる。 第２ａ図は第一の工程段階後の、本発明の第二の実施例
を示す図。 第２ｂ図は第二の工程段階後の、本発明の第二の実施例
を示す図。 第２Ｃ図は第三の工程段階後の、本発明の第二の実施例
を示す図。 主な符号の説明 １０：Ｐ −シ エ ル １２：Ｎウェル １４：基板 １５ａ：Ｐ＋埋込み領域 １５ｂ：Ｎ十埋込み領域 １７ａ：ＮＭＯＳトランジスタ １７ｂ：ＰＭＯＳトランジスタ １７Ｃ：キャパシタ １７ｄ：ショットキ・ダイオード １７ｅ：抵抗器 １７で：ヒューズ １７ｇ：バイポーラ・トランジスタ ７０：ＮＭＯ８ｔ−ランジスタ フ１：ＮＰＮバイポーラ・トランジスタ７２：ギガオー
ム負荷抵抗器
Claims (1)
- （１）集積回路において、 基板を含み、 前記基板上に置かれた第一の導電性の層を含み、前記第
一の層はキャパシタの第一の極板を形成し、前記第一の
極板１に置かれた誘電体層を含み、前記基板上に置かれ
た第二の層を含み、前記第二の層の第一の部分は前記第
一の極板上に置かれ、前記誘電体層によりそれから分離
され、また、前記第一の極板上に置かれた前記第二の層
の前記第一の部分は、前記第二の層の第二の部分から電
気的に分離され、前記第二の部分は抵抗器を定めること
を含む集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US375080 | 1989-06-30 | ||
| US07/375,080 US5047826A (en) | 1989-06-30 | 1989-06-30 | Gigaohm load resistor for BICMOS process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03241771A true JPH03241771A (ja) | 1991-10-28 |
| JP3066041B2 JP3066041B2 (ja) | 2000-07-17 |
Family
ID=23479408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2170433A Expired - Fee Related JP3066041B2 (ja) | 1989-06-30 | 1990-06-29 | 高い抵抗性の無定形シリコン抵抗器を含む集積回路を形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5047826A (ja) |
| JP (1) | JP3066041B2 (ja) |
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